SAYISAL ELEKTRONK

BLM 3
Derin

VE DEVRELER LOJK KAPILAR

Saysal devrelerin tasarmnda kullanlan temel devre elemanlarna Lojik kaplar ad verilir. Bir lojik kap bir k, bir veya birden fazla giri hattna sahiptir. k, giri hatlarnn durumuna bal olarak Lojik-1 veya Lojik-0 olabilir. Bir Lojik kapnn girilerine uygulanan sinyale bal olarak knn ne olacan gsteren tabloya doruluk tablosu (truth table) ad verilir. VE(AND), VEYA(OR), DEL(NOT), VEDEL(NAND), VEYADEL(NOR), ZELVEYA(EXOR) ve ZELVEYA DEL(EXNOR) temel lojik kaplardr.

52

SAYISAL ELEKTRONK 3.1. DORULUK TABLOLARI (TRUTH TABLE)

Derin

Doruluk tablolar saysal devrelerin tasarmnda ve analizinde kullanlan en basit ve faydal yntemdir. Doruluk tablosu giri deikenlerinin alabilecei olas btn durumlar iin k ifadesinin ne olduunu gsteren tablodur. Bir doruluk tablosunda eer n sayda giri deikeni varsa bu deikenler olas 2n sayda deiik durum alabilirler. rnein bir saysal devrenin iki (n=2) giri deikeni varsa bu deikenlerin alabilecei durum says 22=4 iken, giri deikeni (n=3) iin 23=8 farkl durum yazlabilir. Saysal devreleri tasarlarken en nemli ilerden birisi doruluk tablosunun oluturulmasdr. Doruluk tablosu olutururken belli bir ama iin tasarlanacak devrenin giri deiken says bulunduktan sonra bu giri deikenlerinin alaca olas durumlarda devre knn ne olmas gerektii tabloya yazlmaldr. Aada ekil 7.1de A ve B iki giri deikeni, Q ise k gstermek zere iki giri deikeni iin oluturulmu olan doruluk tablosu verilmitir. Giriler A 0 0 1 B 0 1 0 Q 1 0 1 k

1 1 1 ekil 7.1 ki giri deikenli doruluk tablosu 3.1. MANTIK KAPILARI (LOGIC GATES) 3.1.1 VE KAPISI(AND GATE) VE kapsnn bir k, iki veya daha fazla giri hatt vardr. ekil 3.1de iki giri,bir kl VE kapsnn sembol, doruluk tablosu ve elektrik edeer devresi verilmitir.

53

SAYISAL ELEKTRONK

Derin

A B (a) Sembol

Giriler A 0 0 1 1 B 0 1 0 1

k Q 0 0 0 1

12V

+ (c) Denk anahtar devresi

(b) Doruluk Tablosu

ekil 3.1 ki girili VE Kaps

Bir VE kapsnn almasn denk anahtar devresi yardm ile aklayalm I- r A ve B anahtarlar ak ise (A=0, B=1) lamba yanmayacaktr (Q=0) .
A B

12V

+ -

R ekil 3.2

II- Eer A anahtar ak (A=0), B anahtar kapal(B=1) ise, lamba yanmayacaktr (Q=0) .
A B

12V

+ -

R ekil 3.3

54

SAYISAL ELEKTRONK

Derin

III- Eer A anahtar kapal (A=1),B anahtar ak(B=0) ise, lamba yanmayacaktr (Q=0) .
A B

12V

+ -

R ekil 3.4

IV- Eer A ve B anahtarlar kapal (A=1,B=1) ise,lamba yanacaktr (Q=1).

A B

12V

+ -

Q R ekil 3.5

k Boolen ifadesi eklinde Q= A. B yazlr. Q eit A VE B eklinde okunur. Buna gre bir VE kapsnn almas yle zetlenebilir; Bir VE kapsnn girilerinin tamam lojik-1 ise k lojik-1, eer girilerden biri veya tamam lojik-0 ise k lojik-0 olur. rnek: -girili bir VE kapsna ait Lojik ifadeyi yazarak doruluk tablosunu oluturunuz. zm: Girilere A,B,C dersek (n=3) oluturulacak doruluk tablosunda 23 = 8 farkl durumun yazlmas gerekir.

55

SAYISAL ELEKTRONK

Derin

Lojik ifade ise; Q= A.B.C eklinde olacaktr.

A 0 0 0 0 1 1 1 1

Giriler B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

k Q 0 0 0 0 0 0 0 1

rnek: Aada dalga ekilleri verilen A ve B iaretleri bir VE kaps girilerine uygulanrsa; a) k dalga ekli nasl olacaktr? b) LED hangi zaman aralklarnda yanacaktr?
A

A B

56

SAYISAL ELEKTRONK zm: a- kapsnn doruluk tablosu yardm ile k;

A Lojik-1 Lojik-0 Lojik-1 B Lojik-0 Lojik-1 Q Lojik-0 1 1 1 0 0 0 1 0 1 0 1 0

Derin

t0

t1

t2

t3

t4

t5

t6

b- LED k ifadesinin Lojik-1 olduu zaman aralklarnda k verecektir. t0 - t1 t1 - t2 t2 - t3 t3 - t4 t4 - t5 t 5 t6 LED k verir (Q=1) LED k vermez (Q=0) LED k verir (Q=1) LED k vermez (Q=0) LED k vermez (Q=0) LED k vermez (Q=0)

3.1.2 VEYA KAPISI (OR GATE) Bir VEYA kapsnn iki veya daha fazla giri, bir k hatt vardr. ekil-3.6da iki giri bir kl VEYA kapsnn lojik sembol, doruluk tablosu ve denk anahtar devresi verilmitir.

57

SAYISAL ELEKTRONK

Derin

A B (a) Sembol

Giriler A 0 B 0 1 0 1

k Q 0 1 1 1

0 1 1

12V

+ -

B R

Q (b) Doruluk Tablosu

(c) Denk anahtar devresi ekil 3.6 ki girili VEYA Kaps

Denk anahtar devresi ile VEYA kapsnn almasn aklayalm I- Eer A ve B anahtarlar ak ise (A=0, B=1) lamba yanmayacaktr (Q=0) .
A

12V

+ -

B R ekil 3.7

II- Eer A anahtar ak (A=0), B anahtar kapal(B=1) ise, lamba yanacaktr (Q=1) .
A

12V

+ -

B R ekil 3.8

58

SAYISAL ELEKTRONK

Derin

III-Eer A anahtar kapal (A=1), B anahtar ak (B=0) ise, lamba yanacaktr (Q=0) .
A

12V

+ -

B R ekil 3.9

IV- Eer A ve B anahtarlar kapal (A=1,B=1) ise,lamba yanacaktr (Q=1).

A

12V

+ -

B R ekil 3.10

k Boolen ifadesi eklinde Q= A + B eklinde yazlr. Q eit A VEYA B eklinde okunur. Bir VEYA kapsnn almasn yle zetleyebiliriz; Eer bir VEYA kapsnn girilerinden biri veya tamam Lojik-1 ise k Lojik-1,her iki giriin birden Lojik-0 olmas halinde k Lojik-0 olur. rnek: Aada dalga ekilleri verilen A ve B iaretleri bir VEYA kaps girilerine uygulanrsa; a) k dalga ekli nasl olacaktr? b) LED hangi zaman aralklarnda k verecektir?

59

SAYISAL ELEKTRONK

Derin

A B

t0

t1

t2

t3

t4

t5

t6

zm: a- Doruluk tablosu yardm ile k dalga ekli izilirse;

Lojik-1 A Lojik-0 Lojik-1 B Lojik-0 Lojik-1 Q Lojik-0 0 1 1 1 0 1 1 0 1 1 0 0 1 1 0 1 1 1 0 0 1

t0

t1

t2

t3

t4

t5

t6

b- LED, k dalga eklinin Lojik-1 olduu zamanlarda k verecektir. t0 - t1 t1 - t2 t2 - t3 t3 - t4 t4 - t5 t 5 t6 LED k verir (Q=1) LED k vermez (Q=1) LED k verir (Q=1) LED k vermez (Q=0) LED k vermez (Q=1) LED k vermez (Q=1)

60

SAYISAL ELEKTRONK 3.1.3 DEL KAPISI (NOT GATE- INVERTER)

Derin

DEL kaps bir giri, bir k hattna sahiptir. k iareti giri iaretinin tersi (deili-tmleyeni) olur. ekil 3.11de standart deil kaps sembol,doruluk tablosu ve denk anahtar devresi verilmitir.
A Q

Giri A 0 1

(a) Sembol R + 12V -

k Q 1 0

Q (b) Doruluk Tablosu

(c) Denk anahtar devresi ekil 3.11 DEL (NOT) Kaps

Denk anahtar devresi yardm ile DEL kapsnn almasn aklayalm; I - Eer A anahtar aksa (A=0) akm devresini Q lambas zerinden tamamlayacandan lamba yanacaktr(Q=1).
R + A ekil 3.12

12V

II - Eer A anahtar kapal ise (A=1) akm devresini A anahtar zerinden tamamlayacandan lamba yanmayacaktr (Q=0)
R + A ekil 3.13

12V

k Boolen ifadesi olarak Q = A olarak yazlr. Q eit Ann deili eklinde okunur.
61

SAYISAL ELEKTRONK rnek:

Derin

Aada verilen dalga ekli bir DEL kaps giriine uygulanrsa k dalga ekli ne olur.
A A R Q

t0

t1

t2

t3

t4

t5

zm: DEL kapsnn doruluk tablosu yardm ile k dalga ekli aadaki gibi olacaktr.
Lojik-1 A Lojik-0 Lojik-1 Q Lojik-0 t0 t1 t2 t3 t4 t5

3.1.4 VE DEL KAPISI (NAND GATE) VE DEL kapsnn en az iki giri ve bir k vardr. Lojik fonksiyon olarak VE fonksiyonunun DELi olarak tanmlayabiliriz. ekil 3.14de iki giri, bir kl VEDEL kapsnn sembol,doruluk tablosu ve denk anahtar devresi verilmitir.

62

SAYISAL ELEKTRONK

Derin

A B

A Q B (a) Sembol

Q Giriler A 0 B 0 1 0 1 k Q 1 1 1 0

12V

+ R

A Q B

0 1 1

(c) Elektrik edeer devresi

(b) Doruluk Tablosu

ekil 3.14 ki girili VE DEL Kaps

Denk anahtar devresi yardm ile VEDEL kapsnn doruluk tablosu elde edilebilir; I - Eer A ve B anahtarlar ak (A=0,B=0) ise akm devresini Q lambas zerinden tamamlar lamba yanar(Q=1).
A Q B R

12V

+ -

ekil 3.15 II - Eer A anahtar ak(A=0), B anahtar kapal(B=1) ise akm devresini Q lambas zerinden tamamlar lamba yanar(Q=1).

12V

+ R

A Q B

ekil 3.16

63

SAYISAL ELEKTRONK

Derin

III - Eer A anahtar kapal(A=1), B anahtar ak ise akm devresini Q lambas zerinden tamamlar lamba yanar (Q=1).

12V

+ R

A Q B

ekil 3.17 VI - Eer A ve B anahtarlar kapal ise(A=1,B=1) ise akm devresini anahtar zerinden tamamlar Q lambas yanmaz (Q=0).

12V

+ R

A Q B

ekil 3.18 k Boolen ifadesi olarak Q = A B okunur. yazlr. Q eit A VEDEL B ekilnde

VEDEL kapsnn girilerinden birisi veya tamam Lojik-0 ise k Lojik-1, her iki giri birden Lojik-1 ise k Lojik-0 olur. rnek: Aada verilen dalga ekilleri bir VE DEL kaps girilerine uygulanrsa k dalga ekli ne olur.
A B

t0

t1

t2

t3

t4

t5

t6

64

SAYISAL ELEKTRONK zm:

Derin

Girilere uygulanan dalga ekillerinin Lojik seviyelerine baklarak k dalga ekli aadaki gibi olacaktr
Lojik-1 A Lojik-0 Lojik-1 B Lojik-0 Lojik-1 Q Lojik-0 1 0 0 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 0 0 1 A B R Q

t0

t1

t2

t3

t4

t5

t6

65

SAYISAL ELEKTRONK 3.1.5 VEYA DEL KAPISI (NOR GATE)

Derin

VEYA DEL kapsnn en az iki giri ve bir k hatt vardr. Lojik fonksiyon olarak VEYA fonksiyonunun DELi olarak tanmlayabiliriz. ekil 3.15de iki giri, bir kl VEYA DEL kapsnn sembol,doruluk tablosu ve elektrik edeer devresi verilmitir.
A B A Q B (a) Sembol Giriler A 0 0 + 1 A R (b) Doruluk Tablosu (c) Elektrik edeer devresi ekil 3.15 ki girili VE DEL Kaps B Q 1 B 0 1 0 1 k Q 1Q 0 0 0

12V

Denk anahtar devresi yardm ile VEDEL kapsnn doruluk tablosu elde edilebilir; I - Eer A ve B anahtarlar ak (A=0,B=0) ise akm devresini Q lambas zerinden tamamlar lamba yanar(Q=1).

12V

+ -

A R

66

SAYISAL ELEKTRONK

Derin

II - Eer A anahtar ak(A=0), B anahtar kapal(B=1) ise akm devresini B anahtar zerinden tamamlar Q lambas yanmaz(Q=0).

12V

+ -

A R

III - Eer A anahtar kapal(A=1), B anahtar ak ise akm devresini A anahtar zerinden tamamlar Q lambas yanmaz (Q=0).

12V

+ -

A R

IV - Eer A ve B anahtarlar kapal ise(A=1,B=1) ise akm devresini anahtar zerinden tamamlar Q lambas yanmaz (Q=0).

12V

+ -

A R

k Boolen ifadesi olarak Q = A + B yazlr. Q eit A VEYA DEL B eklinde okunur. VEYA DEL kapsnn girilerinden birisi veya tamam Lojik-1 ise k Lojik-0, her iki giri birden Lojik-0 ise k Lojik-1 olur.

67

SAYISAL ELEKTRONK rnek:

Derin

Aada verilen dalga ekilleri bir VEYA DEL kaps girilerine uygulanrsa k dalga ekli ne olur.
A B R

t0

t1

t2

t3

t4

t5

t6

zm: VEYA DEL kapsnn girilerinden birisi veya tamam Lojik-1 ise k Lojik-0, her iki giri birden Lojik-0 ise k Lojik-1 oluyordu. Girilere uygulanan dalga ekillerinin Lojik seviyelerine gre k dalga ekli aadaki gibi olacaktr

Lojik-1 A Lojik-0 Lojik-1 B Lojik-0 Lojik-1 Q Lojik-0 1 0 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 0 1 0 1

t0

t1

t2

t3

t4

t5

t6

SAYISAL ELEKTRONK 3.1.6 ZEL VEYA KAPISI (XOR GATE)

Derin

Bir ZEL VEYA kapsnn iki veya daha fazla giri, bir k hatt vardr. ekil-3.16da iki giri bir kl ZELVEYA kapsnn lojik sembol, doruluk tablosu ve denk anahtar devresi verilmitir.

A B

Giriler A 0 B 0 1 0 1

k Q 0Q 1 1 0

(a) Sembol 0 A 12V + 0 B

0 1

1 R

(b) Doruluk Tablosu

(c) Elektrik edeer devresi ekil 3.16 ki girili ZELVEYA Kaps

Denk anahtar devresi yardm ile ZEL VEYA kapsnn doruluk tablosu elde edilebilir I - Eer A ve B anahtarlar ak (A=0,B=0) ise akm devresini tamamlamaz ve lamba yanmayacaktr(Q=0).
A + R 0 0 B

12V

SAYISAL ELEKTRONK

Derin

II -Eer A anahtar ak(A=0), B anahtar kapal(B=1) ise akm devresini tamamlar Q lambas yanar(Q=1).
0 0 B 1 Q R

+ 12V -

III - Eer A anahtar kapal(A=1), B anahtar ak (B=0) ise akm devresini tamamlar Q lambas yanar (Q=0).
0 0 B 1 Q R

12V + -

IV - Eer A ve B anahtarlar kapal ise(A=1,B=1) ise akm devresini anahtar zerinden tamamlar Q lambas yanmaz (Q=0).
0 0 B 1 Q R

12V

+ -

k Boolen ifadesi olarak ; Q = A B veya eklinde yazlr. Q eit A ZEL VEYA B eklinde okunur. ZEL VEYA kaps DEL-VE-VEYA kaplar ile ifade edilebilir.Bu durumda bir ZEL VEYA fonsiyonunu; Q = A B + A B eklinde tanmlayabiliriz.

SAYISAL ELEKTRONK

Derin

ekil 3.17 DEL-VE-VEYA kaplar ile ZEL VEYA kaps

ZEL VEYA kapsnn girileri ayn lojik seviyede ise k Lojik-0, her iki giri farkl lojik seviyede ise k Lojik-1 olur. rnek: a) Aada verilen dalga ekilleri bir ZEL VEYA kaps girilerine uygulanrsa k dalga ekli ne olur. b) ka bir LED balanrsa hangi zaman aralklarnda LED k verecektir.

A B R

t0

t1

t2

t3

t4

t5

t6

SAYISAL ELEKTRONK zm:

Derin

a- ZEL VEYA kapsnn girileri ayn Lojik seviyede ise k Lojik-0, her iki giri farkl lojik seviyede ise k Lojik-1 oluyordu. Girilere uygulanan dalga ekillerinin Lojik seviyelerine gre k dalga ekli aadaki gibi olacaktr
Lojik1 A Lojik0 Lojik1 B Lojik0 Lojik1 Q Lojik0 0 1 1 1 0 0 1

0 t0

0 t1

1 t2

0 t3

1 t4

0 t5

1 t6

b - LED kn Lojik-1 olduu zaman aralklarnda k verecektir. t0 - t1 t1 - t2 t2 - t3 t3 - t4 t4 - t5 t 5 t6 LED k verir (Q=0) LED k vermez (Q=1) LED k verir (Q=0) LED k vermez (Q=1) LED k vermez (Q=0) LED k vermez (Q=1)

SAYISAL ELEKTRONK 3.1.7 ZEL VEYA DEL KAPISI (XNOR GATE)

Derin

Bir ZEL VEYA DEL kapsnn iki veya daha fazla giri, bir k hatt vardr. Lojik fonksiyon olarak ZEL VEYA ileminin deildir. ekil-3.17dE iki giri bir kl ZEL VEYA DEL kapsnn lojik sembol, doruluk tablosu ve denk anahtar devresi verilmitir.
A B Q A B Q Giriler A 0 0 0 Q 1 R B 0 (b) Doruluk Tablosu 1 1 B 0 1 0 1 k Q 1Q 0 0 1

(a) Sembol

A 1 12V + -

(c) Elektrik edeer devresi ekil 3.18 ki girili ZELVEYA DELKaps

Denk anahtar devresi yardm ile ZEL VEYA kapsnn doruluk tablosu elde edilebilir; I - Eer A ve B anahtarlar 0 konumunda ise akm devresini lamba zerinden tamamlar(Q=1).
A 1 12V + 1 R B 0 0 Q

SAYISAL ELEKTRONK

Derin

II - Eer A anahtar 0konumunda, B anahtar 1 konumunda ise akm devresini anahtarlar zerinden tamamlar Q lambas yanmaz(Q=0).

A 1 12V + 1 RB 0 0 Q

III - Eer A anahtar kapal(A=1), B anahtar ak (B=0) ise akm devresini tamamlar Q lambas yanar (Q=0).

A 1 12V + 1 RB 0 0 Q

VI - Eer A ve B anahtarlar 1 konumunda ise akm devresini lamba zerinden tamamlar(Q=1)

A 1 12V + 1 RB 0 0 Q

k Boolen ifadesi olarak ; Q = A B ZEL VEYA DEL B eklinde okunur.

veya eklinde

yazlr. Q eit A

SAYISAL ELEKTRONK

Derin

ZEL VEYA-Deil kaps DEL-VE-VEYA kaplar ile ifade edilebilir.Bu durumda bir ZEL VEYA- Deil fonksiyonunu; Q = A B + A B eklinde tanmlayabiliriz.
A B

ekil 3.17 DEL-VE-VEYA kaplar ile ZEL VEYA DEL kaps

ZEL VEYA DEL kapsnn girileri ayn lojik seviyede ise k Lojik-1, her iki giri farkl lojik seviyede ise k Lojik-0 olur. rnek: Aada verilen dalga ekilleri bir ZEL VEYA DEL kaps girilerine uygulanrsa k dalga ekli ne olur.
A B R

t0

t1

t2

t3

t4

t5

t6

SAYISAL ELEKTRONK zm:

Derin

k dalga ekli doruluk tablosu yardm ile izilirse aadaki gibi olacaktr.
Lojik-1 A Lojik-0 Lojik-1 B Lojik-0 Lojik-1 Q Lojik-0 1 t0 1 t1 1 t2 1 t3 0 1 1 0 0 0 1 0 1 1 0 1 0 1

0 t4

1 t5

1 t6

3.2 ENTEGRE DEVRE MANTIK ALELER

Bir nceki blmde saysal devrelerin tasarmnda kullanlan temel lojik kaplar inceledik. Lojik kaplar saysal sistemlerin temel elemanlardr. Bir ok lojik kapnn oluturduu bir saysal devre bir silisyum yonga zerine entegre devre (integrated circuit IC) olarak yaplr. Tek bir yonga iersine yerletirilen kap saysna gre entegre devreler entegresyon leini gstermesi asnda drt ayr grupta incelenebilirler. I. SSI (Kk lekli Entegrasyon - Small Scale Integration) En fazla 20 lojik kap ieren entegre devrelerdir. II. MSI(Orta lekli Entegrasyon - Medium Scale Integration) 1000 bellek bitinden daha az ve20 ila 100 kap ieren entegre devrelerdir. rnein sayclar, kaydrmal kaydediciler, kod zcler v.b. III. LSI (Byk lekli Entegrasyon Large Scale Integration) 1000den 16000e kadar bellek biti, 100 ila 5000 lojik kap ieren entegre devreleridir. rnein 8-bitlik mikroilemci, bellek yongalar v.b.

SAYISAL ELEKTRONK

Derin

IV. VLSI (ok Byk lekli Entegrasyon Very Large Scale Integration) 5000 lojik kapdan daha fazla kap ieren entegre devreleridir. rnein 16bitlik mikroilemci , yksek younluklu bellek yongalar v.b. Bu blmde ise saysal devre tasarmlarnda en fazla kullanlan iki farkl tip TTL ve CMOS mantk aileleri devreleri incelenecektir. 3.2.1 TTL (TRANSSTOR-TRANSSTOR LOGC) Terim olarak TTL transistor-transistor logic ifadesinin ksaltlmas olarak kullanlmaktadr. Entegre devrelerinin tasarmnda bipolar transistorler kullanlmtr. TTL mantk ailesi hz ve g parametreleri asndan yedi alt gruba ayrlrlar: I. Standart TTL II. Yksek Gl TTL III. Dk-Gl TTL IV. Schottky TTL V. Dk-Gl Schottky TTL VI. Gelimi Dk-Gl Schottky TTL VII. Gelimi Schottky TTL TTL mantk ailesi 54 veya 74 numaral nekine sahiptirler. 54 serisi askeri amaldr.alma scakl aral -55C ile +125C arasnda iken, 74 serisi entegreler iin bu aralk 0C ila +70C arasndadr. Bu mantk ailesindeki entegreler genellikle AA74YYXXX eklinde tanmlanrlar. AA harfleri entegreyi reten firmay gsteren harf veya harflerdir. Texas Insturuments n ek olarak SN, National Semiconductor DM, Signetics S ksaltmalarn kullanmaktadrlar. YY harfleri entegrenin hangi TTL alt grubuna ait olduunu gsterir. XXX entegrenin fonksiyonunu gsteren iki veya basamakl bir saydr. DM74LS08 retici firma National Semiconductor kaps Alt grup Fonksiyon Dk-Gl SchottkyTTL 4-tane iki girili VE kaps

SAYISAL ELEKTRONK Aada TTL alt gruplarna ait ksaltma tablosu verilmitir. TTL Serisi Standart TTL Yksek-gl TTL Dk-gl TTL Schottky TTL Dk-gl Schottky TTL Gelitirilmi dk-gl Schottky TTL Gelitirilmi Schottky TTL nek 54 veya 74 54H veya 74H 54L veya 74L 54S veya 74S 54LS veya 74LS

Derin

rnek Entegre 7404 (altl DEL kaps) 74H04 (altl DEL kaps) 74L04 (altl DEL kaps) 74S04 (altl DEL kaps) 74LS04 (altl DEL kaps)

54ALS veya 74ALS04 (altl DEL 74ALS kaps) 54AS veya 74ALS 74AS04 (altl DEL kaps)

3.2.2 CMOS ( TAMAMLAYICI MOS LOJK) CMOS terim olarak tamamlayc MOS Lojik (Complementary Metal Oxide Semiconductor) ifadesinin ksaltlmas olarak kullanlmaktadr. Entegre devrelerinin tasarmnda alan etkili transistrler kullanlmtr. Logic fonksiyonlar ayn kalmakla beraber TTL ve CMOS yapm teknolojilerinde kullanlan aralar farkldr. Devre teknolojileri lojik fonksiyonlarda deil sadece performans karakteristiklerinde deiiklik gsterir. CMOS ailesi temel olarak metal kapl CMOS ve silikon kapl CMOS olmak zere iki ayr ilem teknolojisi katagorisine ayrlr. Eski metal kapl teknoloji 4000 serisinden oluurken, yeni silikon kapl teknolojiler ise 74C, 74HC ,74HCT serisinden oluur. CMOS ailesine ait btn 74 serisi, TTL ler ile bacak ve fonksiyon uyumludur. Yani TTL ve CMOS entegreler ayn sayda ve benzer giri, k, besleme gerilimine (Vcc) sahiptir. Ayrca 74HCT serisi TTL ile voltaj seviyesi uyumludur. 74HCT serisinin 74C ve 74HC serileri ile balanmas iin zel bir gereksinim yoktur. TTL ile CMOS ailesi arasndaki farkllklar performans karakteristiklerinde yatar. 3.2.3 PERFORMANS KARAKTERSTKLER Yaylm Gecikmesi (Propagasyon Delay) lojik devrelerde karlalan en nemli karakteristiklerden biridir. Lojik devrenin veya kapnn hz limitleri bu karakteristik ile belirlenir. Lojik devrelerde kullanlan yksek hzl veya dk hzl terimleri yaylm gecikmesi referans alnarak belirlenir. Eer bir lojik devrenin veya kapnn yaylm gecikmesi ne kadar ksa ise devrenin veya kapnn hz o kadar yksektir. Yaylm gecikmesi saysal devrenin veya kapnn girilerindeki deiime bal olarak kta meydan gelen deiim arasndaki zaman farkdr. Mantk kaplarnda iki yaylm gecikmesi sresi tanmlanr.

SAYISAL ELEKTRONK

Derin

tPHL : k sinyalinin Lojik-1den Lojik-0a geme sresi. Bu sre giri sinyali zerinde belirlenen genel bir referans noktas ile k sinyali zerindeki ayn referans noktas arasndaki fark olarak belirlenir. tPLH : k sinyalinin Lojik-0dan Lojik-1e geme sresi. Bu sre giri sinyali zerinde belirlenen genel bir referans noktas ile k sinyali zerindeki ayn referans noktas arasndaki fark olarak belirlenir. ekil -3.18 bir DEL kapsnda yaylm gecikme srelerinin gstermektedir
Giri k

H Giri L

H k L t PHL t PLH

G Harcamas (Power Dissipation): Bir lojik kapda harcanan g miktardr. Harcanan g dc besleme gerilimi ile ekilen akmn arpm ile elde edilir ve mW cinsinden ifade edilir. Bir lojik kap tarafndan ekilen akm kn durumuna gre deieceinden harcana g, kn Lojik-1 ve Lojik-0 olduu iki durum iin hesaplanan glerin ortalamas alnarak bulunabilir. k Kapasitesi (Fan Out): Bir lojik kapnn ayn entegre ailesinden srebilecei maximum yk saysna k kapasitesi (Fan Out) ad verilir. rnein bir standart TTL kapsnn k kapasitesi 10 ise bu kapnn srebilecei maximum yk says standart TTL ailesinden 10 adet kap giriidir. Bundan fazla kap girii balanmas durumunda giriin srlmesi iin yeterli akm salanamayacaktr.

SAYISAL ELEKTRONK

Derin

Ana Entegre Ykler 1 2 3

10

ekil 3.19 Standart TTL ailesinde fan-out gsterimi Hz-G retimi (Speed Power Product): Saysal devrelerin performansn lmek zere reticiler tarafndan zel olarak eklenen bir karakteristiktir. Yaylm gecikmesinin ve zel ferkanslardaki g harcamasnn arpmndan elde edilir. HzG retimi(SPP) Joule ile tanmlanr, J sembol ile gsterilir. rnein TTL ailesine ait 74LS serisi iin 100kHz frekansndaki Hz-G retimi aadaki gibi hesaplanr; SPP=(10ns).(2mW) =20pJ Aada Tablo 3.? TTL ve CMOS ailelerine ait performans karakteristiklerini vermektedir. Teknoloji Seri G Harcamas Statik 100kHZ iin Yaylm Gecikmesi CMOS (silikon kapl) 74HC 2,5nW 0,17mW CMOS (metal kapl) 4000B 1W 0,1mW TTL Std 74 TTL LS 74S TTL S 74S TTL ALS 74ALS TTL AS 74AS 8,5mW 8,5mW

10mW 2mW 19mW 1mW 10mW 2mW 19mw 1mW

8ns

50ns

10ns

10ns

3ns

4ns

1,5ns

SAYISAL ELEKTRONK

Derin

Fan-Out

10

20

20

20

40

Not: CMOS ailesinde yaylm gecikmesi (propagasyon delay) besleme gerilimine (Vcc) baldr. G harcamas(power dissipation) ve k kapasitesi (fan out) ise frekansn bir fonksiyonudur.