SISTEMAS DIGITAIS

Colectânea de Exercícios de Exame

Engª Electrotécnica

2001/2002
 Sistemas Digitais

Sumário

FUNÇÕES LÓGICAS 2

FAMÍLIAS LÓGICAS 7

CIRCUITOS COMBINATÓRIOS 11

LATCHES E FLIP-FLOPS 16

REGISTOS 20

CONTADORES 23

MULTIVIBRADORES 28

MÁQUINAS DE ESTADOS SÍNCRONAS 33

MÁQUINAS DE ESTADOS ASSÍNCRONAS 40

ESTSetúbal - IPS 1
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Funções Lógicas

ESTSetúbal - IPS 2
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1 Considere as seguintes funções lógicas:

(a) f ( A, B, C ) A  AB  A C

(b) f ( A, B, C , D ) A D  B CD  A BC  BC D  A B C D

(c) f ( A, B, C , D ) ( A  BC )( B  CD )

(d) f ( A, B, C , D ) ABC  A D

(e) f ( A , B , C , D ) A B C  A (C  B )  D

(f) f ( A, B , C , D) AB  AC  BD

(g) f ( A, B, C , D ) BD  ABC  A CD  ACD  A BC D

(h) z ¦ m(2,3,4,5,6,7,1115
, )  d (0,8,9,12)

(i)
f ( A, B, C , D ) ¦ m(1,2,4,6,7,12,15)  d (5,11)
(j) f ( A, B, C , D ) ¦ m(1,5,6,8,12,13,15)  d (3,7,9,10,14)
(k) f ( A, B, C , D ) ¦ m(2,4,5,6,7,12,15)  d (0,1,9,10)
(l) f ( A, B, C , D ) – M (1,2,4,6,7,12,15) ˜ d (5,11)
1.1 Represente a Tabela de Verdade das funções apresentadas.
1.2 Simplifique as funções utilizando os teoremas da Álgebra Booleana.
1.3 Simplifique as equações usando Mapas de Karnaugh.
1.4 Faça o diagrama lógico das funções simplificadas
1.5 Utilizando unicamente portas lógicas NOR com duas entradas, represente os
diagramas lógicos das funções.
1.6 Utilizando unicamente portas lógicas NAND com duas entradas, represente os
diagramas lógicos das funções.
1.7 Represente as funções como soma de minitermos.
1.8 Represente as funções como produto de maxitermos.
1.9 Represente as funções através de uma soma de produtos simplificada.
1.10 Represente as funções através de um produtos de somas simplificada.

2 Como se poderia utilizar uma porta lógica EXNOR para realizar uma inversão?

3 Que vantagens e desvantagens se podem apontar ao uso das Tabelas de Verdade versus
Mapas de Karnaugh?

ESTSetúbal - IPS 3
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4 Considere a seguinte função lógica:

F (A,B,C,D) = A˜C + B˜C˜D

4.1 Represente a função lógica utilizando a estrutura de portas lógicas do tipo

AND-OR-INVERT que se apresenta na figura seguinte.

5 Considere a seguinte função lógica:

f ( A, B, C , D ) – M (0,1,2,4,6,9,10) ˜ d (8,15)
5.1 Utilizando um Mapa de Karnaugh, simplifique a função.
5.2 Implemente a função da alínea anterior com uma estrutura baseada num MUX de 4
entradas.

6 Determine a tabela de verdade de uma função cuja saída representa a divisão inteira por 5 de
um número binário de 4 bits. Por exemplo, Int(7/5) = 1, ou seja, para a combinação de
entradas 01112 o resultado será 012.
6.1 Utilizando Mapas de Karnaugh, simplifique as funções de saída.
6.2 Implemente as funções de saída usando unicamente Descodificadores de 4 entradas e
portas OR.

7 Considere uma função de duas variáveis f(x,y), definida da seguinte forma:

§ y·
f ( x, y ) 2 ˜ ( x  1)  int¨ ¸
©2¹
A função f(x,y) está definida para valores inteiros de x  {0,3} e y  {0,3}.
7.1 Utilizando Mapas de Karnaugh, determine as funções de saída simplificadas.
7.2 Implemente as funções de saída usando unicamente portas lógicas NAND.

8 Considere uma votação de 4 juízes (A, B, C e D). O juiz A tem direito a voto de qualidade
valendo 3 votos simples enquanto os restantes apenas têm direito a um voto simples cada.
Determine a tabela de verdade das funções que representam uma decisão a favor por
unanimidade (F0), uma decisão a favor por maioria (> 50%) (F1) e uma decisão contra (F2).
8.1 Utilizando Mapas de Karnaugh, simplifique as funções de saída.
8.2 Implemente as funções de saída usando unicamente portas lógicas NOR.

ESTSetúbal - IPS 4
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9 Considere que tem um dispositivo com duas saídas z1 e z0 e três entradas a, b e c. z0 é

colocada em 1 sempre que houver pelo menos duas entradas em 1. z1 é colocada em 1
quando pelo menos uma das entradas é 0.
9.1 Construa a tabela de verdade das funções enunciadas.
9.2 A partir dos respectivos mapas de Karnaugh determine as funções simplificadas.
9.3 Desenhe os diagramas lógicos das saídas.
9.4 Implemente a função z0 usando apenas um multiplexer de 4 entradas.

10 Considere que tem um dispositivo com uma saída Z e quatro entradas A, B, C e D. A saída é
colocada em 1 quando nas entradas existem mais 1s do que 0s e, caso contrário, é colocada
em 0. Se o número de entradas a 1 fôr igual ao número de entradas a 0 então a saída é igual
ao complemento da entrada A.
10.1 Construa a tabela de verdade do circuito enunciado.
10.2 A partir do respectivo mapa de Karnaugh determine a função simplificada e desenhe
o diagrama lógico.
10.3 Converta algebricamente a função por forma a poder implementá-la usando apenas
portas lógicas NAND.

11 Pretende-se adquirir um equipamento que deve ter quatro características A, B, C e D. A

existência da característica A pesa 30% na decisão final, a B pesa 30%, a C pesa 20% e a D
também 20%. O grau de satisfação do produto é dado pela ponderação destas quatro
características. Decide-se pela aquisição caso o grau de satisfação seja superior ou igual a
60% e pela não aquisição se o grau de satisfação for inferior ou igual a 30%. Entre os 30% e
60% a decisão é indiferente. Por exemplo: Num equipamento com as características A, B e
C, o grau de satisfação é 30%+30%+20% totalizando 80% que, sendo superior a 60%,
corresponde à decisão pela aquisição.
11.1 Determine a expressão algébrica simplificada da função que determina a aquisição.
11.2 Implemente a função utilizando um Multiplexer de 4x1. Indique todos os cálculos
necessários.

ESTSetúbal - IPS 5
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12 Dois jogadores A e B apostam com dois bits cada um (A1-A0 e B1-B0 respectivamente). A
combinação 00 bate a combinação 01, 01 bate 10, 10 bate 11 e 11 bate 00. Quando ambos os
jogadores apresentam a mesma combinação há empate.
Pretende-se construir um circuito com duas saídas ZA e ZB de tal forma que, quando A
ganha a B ZA fica a 1 e ZB a 0, quando B ganha a A ZA fica a 0 e ZB a 1, quando empatam
ambas as saídas ficam a 1 e, noutras situações não descritas, as saídas ficam indeterminadas.
12.1 Determine as expressões algébricas de ZA e ZB simplificadas.
12.2 Justificando, implemente a função de ZA utilizando um multiplexer de 4x1.

13 Considere os seguintes circuitos lógicos:

A BC
A BC

Z
Z

13.1 Determine a expressão algébrica e a tabela de verdade das funções tal como se
apresentam.
13.2 Simplifique as funções usando Mapas de Karnaugh e desenhe os novos diagramas
lógicos. Comente as diferenças.

ESTSetúbal - IPS 6
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Famílias Lógicas

ESTSetúbal - IPS 7
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14 O esquema de uma porta lógica com saída Totem-Pole é o seguinte:

Vcc

Out
A
B

14.1 Identifique e ilustre através da tabela de níveis de tensão, a operação lógica efectuada
pelo circuito.
14.2 Porque é que não se podem ligar directamente as saídas de duas portas lógicas deste
tipo?

15 Considere o seguinte circuito:

Vcc

A
O.C. Z
B
C

O.C.

15.1 Simplifique algebricamente a respectiva função lógica. Justifique enunciando os

teoremas que aplicar.
15.2 Que se passaria se as portas Open-Colector fossem Totem-Pole?

16 Desenhe a curva característica entrada/saída de uma NAND considerando:

16.1 Que se trata de uma porta da família TTL.
16.2 Que se trata de uma porta da família CMOS.
16.3 Que se trata de uma porta Schmitt-Trigger.

Vout

Vin Vout

Vin

ESTSetúbal - IPS 8
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17 Considere o seguinte circuito em que as portas lógicas têm Tpd LH = 10 ns e Tpd HL = 12 ns.

Vin

Vout

17.1 Complete o diagrama temporal assumindo os tempos de propagação apresentados.

T >> 4xTpd
T
Vin

Vout

17.2 Repita a alínea anterior assumindo que, em vez de três, tinha duas portas NAND antes
da porta da saída.
17.3 Considerando que o esquema da alínea anterior (com apenas duas portas) é
equivalente a uma porta NOT, determine os valores de Tpd LH e Tpd HL equivalentes.

18 Considere a seguinte porta lógica:

+VD

Out

18.1 Diga, justificando, a que família pertence esta porta lógica e quais as principais
características dessa família.
18.2 Explicando o funcionamento deste circuito, identifique a função lógica que
implementa.

19 Como é construída uma saída Tri-State? Que utilidade se pode dar a circuitos com este tipo
de saídas?

ESTSetúbal - IPS 9
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20 Considere a seguinte porta lógica:

+VD

20.1 Diga, justificando, a que família lógica pertence esta porta e quais as principais
características dessa família.
20.2 Explicando o funcionamento deste circuito, identifique a função lógica que
implementa.

ESTSetúbal - IPS 10
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Circuitos Combinatórios

ESTSetúbal - IPS 11
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21 Circuitos Combinatórios
21.1 Supondo que no seu laboratório só dispõe de descodificadores de 2 entradas para 4
saídas com enable, como pode construir um descodificador de 8 saídas?
21.2 De acordo com a tabela que se segue, projecte um codificador com prioridades
assumindo que a entrada A é mais prioritária que B, esta mais que C que, por sua
vez, é mais prioritária que D.

A B C D S 1 S 0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1

22 Considerando que possui MUXs de 4 linhas em abundância:

22.1 Desenhe o circuito interno de um destes componentes.
22.2 Projecte um MUX de 8 linhas unicamente com base em MUXs de 4 linhas.

23 Desenhe um circuito Multiplexer com 4 entradas seguido de um Demultiplexer com 4

saídas. A saída do Multiplexer deve ser a entrada do Demultiplexer. Tente identificar uma
utilidade para o circuito determinado.

24 Circuitos combinatórios
24.1 Projecte um codificador binário de 4 entradas com prioridades.
I3 I2 I1 I0 O1 O0
0 0 0 1 0 0
0 0 1 0 0 1
0 1 0 0 1 0
1 0 0 0 1 1
N o ta : A s p rio rid a d es s ã o c res c en tes d e I 0 p a ra I 3 .

24.2 Projecte um Multiplexer de 8 linhas com base em Multiplexers de 4 linhas e de 2

linhas.

ESTSetúbal - IPS 12
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25 Considere o seguinte Multiplexer de quatro entradas para uma saída:

S1 S0

A3
A2 MUX
4 TO 1 Z
A1
A0

25.1 Desenhe-o utilizando portas lógicas NAND.

25.2 Utilizando apenas este Multiplexer, implemente a seguinte função lógica:
Z A B  A C  ABC

26 Considerando o multiplexer de quatro entradas para uma saída que se apresenta, implemente
a função Z = A B + B C + A B C.
S 1 S0

A3
A2 MUX
4 TO 1 Z
A1
A0

27 Considere o seguinte Multiplexer de quatro entradas para uma saída:

S1 S0

A3
A2 MUX
4 TO 1 Z
A1
A0

27.1 Desenhe-o utilizando portas lógicas NOR.

27.2 Utilizando apenas Multiplexers iguais a este, implemente um Multiplexer de
dezasseis entradas para uma saída.

28 Considere o seguinte Comparador de dois bits:

A0
A1 COMP
2 BITS A=
B0
B1

ESTSetúbal - IPS 13
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28.1 Desenhe-o utilizando portas lógicas discretas.

28.2 Utilizando Comparadores iguais ao apresentado e a lógica adicional que fôr
necessária, implemente um Comparador de oito bits.

ESTSetúbal - IPS 14
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29 Considere um codificador com a seguinte tabela:

I3 I2 I1 I 0 O2 O1 O0
0 0 0 0 0 0 0
0 0 0 1 0 1 1
0 0 1 0 1 1 0
0 1 0 0 1 0 1
1 0 0 0 1 1 1

29.1 Implemente-o usando portas lógicas discretas.

29.2 Para este codificador, implemente um mecanismo de prioridades em que a entrada I3
seja a mais prioritária.

30 Projecte um codificador binário com prioridades. Este deve ter quatro entradas e,
obviamente, duas saídas :
E3 E2 E1 E0 S1 S0
Maior prioridade 0 0 0 1 0 0
0 0 1 0 0 1
0 1 0 0 1 0
Menor prioridade 1 0 0 0 1 1

31 Projecte um Demultiplexer com uma entrada de dois bits e quatro saídas de dois bits
recorrendo a portas lógicas discretas. Sugestão: Projecte um DEMUX de entradas e saídas de
um só bit e combine dois desses circuitos da forma que achar conveniente.

32 Multiplexers
32.1 Use um Multiplexer de 8 entradas para gerar a função lógica:
Z ¦ m( 0, 3, 5, 6, 9,10,12,15)
32.2 Consegue identificar alguma vantagem no uso de um multiplexer versus o uso de
portas lógicas convencionais (ANDs, ORs, etc) para a realização desta função?

ESTSetúbal - IPS 15
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Latches e Flip-Flops

ESTSetúbal - IPS 16
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33 Considere as entradas de um flip-flop Master-Slave. Complete o seguinte diagrama temporal

indicando as saídas do latch Master e do latch Slave.

En

34 Recordando o Flip-Flop Master-Slave:

34.1 Complete o seguinte diagrama temporal:
R

QM

QS

34.2 Transforme um Flip-Flop Master-Slave num Flip-Flop JK. Qual foi a inovação
introduzida?

35 Flip-Flops
35.1 Complete o diagrama temporal que se segue para um Flip-Flop JK Edge-Triggered
activo no flanco descendente do sinal de relógio.

35.2 Transforme um Flip-Flop D num Flip-Flop JK. Quais são as diferenças entre eles?
35.3 Porque é que um Flip-Flop do tipo Edge-Triggered não funciona correctamente
quando o sinal de relógio tem transições lentas?

ESTSetúbal - IPS 17
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36 Latches
36.1 Complemente o seguinte Diagrama Temporal para o Latch Dinâmico com NANDs
indicando a evolução das Saídas Q e Q.

R
°
En

36.2 Justifique o que sucede às saídas após a transição assinalada com °.

36.3 Qual a principal limitação dos Latches como unidades de memória?

37 Flip-Flops
37.1 Diga como se processa a leitura e escrita de dados, em relação ao sinal de relógio, em
Flip-Flops dos tipos:
37.1.1 Master-Slave
37.1.2 Edge-Triggered
37.1.3 Data-Lockout
37.2 Apresente um Diagrama Temporal em que se evidencie a Propriedade de Captura de
Uns (Ones-Catching) dos Flip-Flops Master-Slave.
37.3 Defina os Tempos de Setup, Hold e Propagação de um Flip-Flop.

38 Será o circuito que a seguir se apresenta um "Edge-Triggered"? Justifique recorrendo para o

efeito ao facto de as portas lógicas não terem tempo de propagação nulo.

ESTSetúbal - IPS 18
 Sistemas Digitais

39 Considere o seguinte circuito:

D
Q

Q
EN

39.1 Demonstre que este latch funciona como um latch do tipo D.

39.2 Complete o seguinte diagrama temporal:

EN

Q
Q
39.3 Este latch é transparente. Comente a afirmação.

40 Diga o que entende por tempo de preparação (setup time), tempo de manutenção (hold time)
e tempo de propagação (propagation delay time) de um Flip-Flop.

ESTSetúbal - IPS 19
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Registos

ESTSetúbal - IPS 20
 Sistemas Digitais

41 Assuma o seguinte circuito como fazendo parte de uma unidade de um registo síncrono de n
bits (com n unidades iguais, obviamente).
A
Qn-1

J Q Qn
Clk Clk
K Q

41.1 Justificando, identifique todas as entradas e saídas desta unidade. Distinga a, ou as,
entradas de controlo e diga qual a sua função.
41.2 Se em vez de um Flip-Flop se utilizar um Latch, que sucederia quando a entrada A
fosse 0?
41.3 Pretende-se alterar esta unidade de modo a que também se consiga fazer rotação de
registos para a esquerda. Desenhe uma nova unidade para o efeito. Sugestão: Crie
uma nova variável de controlo!

42 Registos
42.1 Diga qual o comportamento do registo indicado na figura seguinte (aqui simbolizado
por uma só das suas unidades) em função das entradas de controlo S1 e S0.
In Qn+1 Qn Qn-1
S0
S1

Qn
Dn Qn
FFn

Clk
Clk

42.2 Que precauções deve tomar para ligar dois registos a um bus comum?

ESTSetúbal - IPS 21
 Sistemas Digitais

43 Considere o seguinte circuito

43.1 Identifique o circuito.

43.2 Descreva o seu funcionamento em função das variáveis de controlo S1 e S2. Não se
esqueça de identificar as diversas variáveis do circuito atribuindo-lhes significado.
43.3 Que nome dá ao circuito constituido pelas gates A, B, C e D e a gate OR a seguir?

44 Registos
44.1 Desenhe um Registo de Deslocamento de 4 bits usando Flip-Flops JK.
44.2 Desenhe um Registo de Deslocamento de 4 bits bidireccional utilizando Flip-Flops
do tipo D.

45 Conceptualize um registo de deslocamento de quatro bits com saídas paralelas.

45.1 Desenhe o respectivo registo utilizando flip-flops D.
45.2 Admitindo que num dado instante, as saídas do registo estão todas em reset e que a
entrada série se encontra permanentemente ligada a 1, desenhe o diagrama temporal
que ilustra o comportamento do registo durante quatro impulsos de relógio
consecutivos.

ESTSetúbal - IPS 22
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Contadores

ESTSetúbal - IPS 23
 Sistemas Digitais

46 Em relação aos Contadores:

46.1 Projecte um contador em Anel-Torcido com módulo 6.
46.2 Diga justificando, se poderia construir um contador em Anel-Torcido com módulo 5.

47 Projecte um registo de deslocamento de 3 bits com duas entradas de controlo S1 e S0 de tal

modo que:
S1 S0 Função
0 0 Mantém o estado (Hold)
0 1 Desloca para a Direita (Shift Right)
1 0 Desloca para a Esquerda (Shift Left)
1 1 Carrega dados paralelos (Parallel Load)

48 Considerando o contador que se apresenta a seguir, determine o seu módulo e a sequência de

estados de contagem assumindo que o estado inicial é Q2Q1Q0 = 000.

J0 ‘1’ J1 ‘1’ J2
Q0 Q1 Q2
Clk C C C
Q0 Q1 Q2
‘1’ K0 ‘1’ K1 ‘1’ K2

49 Contadores
49.1 Com Flip-Flops JK, projecte um contador de Módulo 5 cuja sequência de estados
seja a seguinte:
0 1 1 - 1 1 1 - 1 1 0 - 1 0 1 - 1 0 0 - Início
49.2 Suponha que os Flip-Flops usados têm entradas de PRESET e CLEAR. Recorrendo a
essas entradas e ao mínimo indispensável de lógica, projecte uma variável que,
quando activada, leve o contador directamente para o estado 0 1 1.
49.3 Diga se concorda ou discorda, justificando, com a seguinte afirmação relacionada
com o contador que projectou:
" A transição 1 1 0 - 1 0 1 é uma transição impossível de suceder!"

ESTSetúbal - IPS 24
 Sistemas Digitais

50 Contadores
50.1 Com Flip-Flops JK, projecte um contador de Módulo 6 cuja sequência de estados
seja a seguinte:
0 0 1 - 0 0 0 - 1 0 0 - 1 1 0 - 1 0 1 - 0 1 1 - Início
50.2 Suponha que os Flip-Flops usados têm entradas de PRESET e CLEAR. Recorrendo a
essas entradas e ao mínimo indispensável de lógica, projecte uma variável que,
quando activada, leve o contador directamente para o estado 0 0 1.
50.3 Diga se concorda ou discorda, justificando, com a seguinte afirmação relacionada
com o contador que projectou:
"Ao longo da contagem não há ocorrência de picos nas saídas..."

51 Contadores
51.1 Projecte um contador binário com módulo 6. Para o efeito use Flip-Flops do tipo D.
51.2 Diga, justificando, se poderia construir um contador assíncrono com módulo 5.

52 Utilizando Flip-Flops D, projecte e desenhe um contador síncrono de módulo 5 sem estados

transitórios e utilizando o menor número de Flip-Flops possível.

53 Considere o seguinte contador

53.1 Descreva a sequência de estados por ele efectuada desde que parte do estado
Q2Q1Q0 = 011 até completar um ciclo. Para o efeito recorra a um diagrama temporal
no qual, como é óbvio, devem aparecer as variáveis CLOCK, Q2, Q1 e Q0.
53.2 Será possível que ocorra LOCKOUT ? Justifique.

ESTSetúbal - IPS 25
 Sistemas Digitais

54 Utilizando Flip-Flops do tipo JK projecte um contador síncrono de módulo 6 sem existência

de estados instáveis de transição.

55 Usando Flip-Flops do tipo que achar mais conveniente, projecte um Contador Síncrono de
módulo 5 de acordo com a seguinte tabela:
EP ES
Q2 Q1 Q0 Q2 Q1 Q0
0 0 0 0 0 1
0 0 1 0 1 0
0 1 0 0 1 1
0 1 1 1 0 0
1 0 0 0 0 0

56 Projecte um contador síncrono binário descendente com módulo 8.

57 Usando Flip-Flops do tipo D, projecte um contador com módulo 3 e com controlo de

contagem ascendente/descendente.

58 Atendendo ao seguinte circuito, assumindo que os dois Flip-Flops se encontram em estado

RESET, faça um diagrama temporal em que conste o CLK e as saídas Q1 e Q0. Note que
deve iniciar e terminar no mesmo estado, de modo a percorrer o módulo completo deste
contador.

J Q J Q
Clk Clk
K Q K Q

CLK
Q1 Q0

59 Considerando que as saídas Q1 e Q0 do contador apresentado estão em reset, determine a

sua sequência de estados e o seu módulo.

D1 Q1 D0 Q0

CLK
Q1 Q0

ESTSetúbal - IPS 26
 Sistemas Digitais

60 Com Flip-Flops do tipo D projecte um contador com duas ordens de contagem conforme o
valor de uma variável de controlo X e de acordo com a seguinte Tabela de Transições:
E. Anterior E. Seguinte
X=0 X=1
Q2 Q1 Q0 Q2 Q1 Q0 Q2 Q1 Q0
0 0 0 1 0 0 0 0 1
0 0 1 1 1 0 0 1 1
0 1 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0
1 1 0 0 0 1 1 0 0
1 0 0 0 0 0 0 0 0

Nota: Represente as Tabelas de Transições dos Flip-Flops D, os Mapas K e as equações das

entradas dos Flip-Flops que determinou durante o projecto.

61 Contadores
61.1 Com Flip-Flops JK, projecte um contador de Módulo 6 cuja sequência de estados
seja a seguinte:
0 1 0 - 1 1 0 - 1 0 0 - 1 0 1 - 0 0 1 - 0 1 1 - Início
61.2 Suponha que os Flip-Flops usados têm entradas de PRESET e CLEAR. Recorrendo a
essas entradas e ao mínimo indispensável de lógica, projecte uma variável que,
quando activada, leve o contador directamente para o estado inicial.
61.3 Diga se concorda ou discorda, justificando, com a seguinte afirmação relacionada
com o contador que projectou:
61.4 " A transição 1 1 0 - 1 0 0 é uma transição impossível de suceder!"

62 Considerando que as saídas Q1 e Q0 do contador apresentado estão em RESET, determine a

sua sequência de estados ilustrando com o respectivo diagrama temporal.

D1 Q1 D0 Q0

CLK
Q1 Q0

ESTSetúbal - IPS 27
 Sistemas Digitais

Multivibradores

ESTSetúbal - IPS 28
 Sistemas Digitais

63 Considere o Monostável com portas lógicas NAND da família CMOS:

C
Vi Y
Vo
X
R

Explique o seu funcionamento ilustrando os sinais em Vi, X, Y e Vo ao longo do tempo.

Admita que as portas lógicas têm diodos de protecção, Vt = ½ Vcc e tpd é desprezável.

64 Considere o Monostável com portas lógicas NOR da família CMOS:

Vcc

R
C
Vi
Vo
X Y

Explique o seu funcionamento ilustrando os sinais em Vi, X, Y e Vo ao longo do tempo.

Admita que as portas lógicas têm diodos de protecção, Vt = ½ Vcc e tpd é desprezável.

65 Segue-se o esquema de um circuito monostável construido com portas CMOS e baseado nos
pressupostos apresentados.
VSS
x As portas lógicas não têm diodos de protecção
nas entradas.
C R x VT = 1/2VSS V(0) = 0V V(1) = VSS
VI x A corrente de entrada das portas lógicas é
X Y
VO despresável.
x O diodo é ideal.
x W » tpd.

65.1 Dimensione R e C para obter um impulso de saída com duração T = 0.7 W = 0.1ns.
65.2 Construa um diagrama temporal de X, Y e Vo em função de VI. O sinal de VI deve ter
um impulso activo com duração 't1«W e um segundo com 't2»W. O tempo entre os
impulsos deve ser tão longo que permita ao monostável atingir o repouso.
65.3 Deduza a duração do impulso de saída a partir da equação de carga do condensador.

Vc  t  Vss ˜ e
t
W

ESTSetúbal - IPS 29
 Sistemas Digitais

66 Considere o Astável com portas lógicas NAND:

B
A C

R
C

Explique o seu funcionamento ilustrando os sinais em A, B e C ao longo do tempo.

Admita que as portas lógicas têm díodos de protecção, VT = 1/2 VCC e tpd é desprezável.

67 Explique o funcionamento dos circuitos que se seguem. Identifique sempre os pressupostos

que assumir durante a análise dos circuitos.

V
70.1 V1I V2 O

R
C

70.2
VA
VB

R R
C C/10

68 Utilizando um diagrama temporal, ilustre o comportamento do circuito seguinte.

VA
VB

R R/2
C C/2

ESTSetúbal - IPS 30
 Sistemas Digitais

69 Considere a configuração monostável do 555:

VCC

10K: R RST VCC

Dis

Out Vout
555
VY Th
Vi Tr
VX
VC GND
1nF
C
10nF

69.1 Para que servem os componentes à volta do 555?

69.2 Ilustre o funcionamento do circuito desenhando as formas de onda em Vi, Vx, Vy e
Vout.

70 Diga o que são os seguintes circuitos e desenhe os respectivos diagramas temporais para a
entrada que se apresenta a seguir.
't « W 't < W
70.1 Monostável.
70.2 Monostável redisparável. VIN

71 Recorrendo a um diagrama temporal para ilustração, defina Duty-Cycle.

72 Considere o temporizador 555 na sua configuração astável.

VCC

R1 RST VCC T1 T2
Dis

R2 Out Vout
555
Th
Tr T1 = 0.7 (R1+R2) C
VC GND T2 = 0.7 R2 C
C
10nF

Exemplifique o seu funcionamento não esquecendo a representação das curvas de tensão ao

longo do tempo para os sinais que achar convenientes.

ESTSetúbal - IPS 31
 Sistemas Digitais

73 Considere o circuito monoestável redisparável 74LS123:

Vcc

Rext/Cext Clr A B Q
L X X L
Cext X H X L
A X X L L
B Tr Q H L Ç
H È H
Clr R Q Ç L H

Mostre como pode ligar dois destes circuitos por forma a construir um astável.

74 Considere a configuração astável convencional:

VCC

R1 RST VCC T1 T2
Dis

R2 Out Vout
555
Th
Tr T1 = 0.7 (R1+R2) C
VC GND T2 = 0.7 R2 C
C
10nF

74.1 Qual é a frequência de oscilação e o duty-cycle do circuito?

74.2 Que alterações propõe ao circuito apresentado por forma a conseguir controlar o
duty-cycle na quase total gama de valores?

75 Temporizador 555: Explique sucintamente o conteúdo deste circuito indicando, também, a

funcionalidade dos seus terminais.
VCC

R 555
VC
- Comp.1
Th +
R
R
RST Rd
Q2 Tottem VOUT
S Q Pole

Ref. Int.
Dis.
+
Trig - Q1
Comp.2
R
GND

ESTSetúbal - IPS 32
 Sistemas Digitais

Máquinas de Estados Síncronas

ESTSetúbal - IPS 33
 Sistemas Digitais

76 Desenvolva uma Tabela de Estados de uma Máquina Síncrona de Mealy com uma única
entrada X e uma saída Z. O circuito coloca Z=1 exactamente quando um par de bits
idênticos surja na entrada, tendo este sido precedido de outro par de valor diferente. Por
exemplo:

X 0 0 0 1 1 0 0 1 1 1 0 0 1 1
Z ? ? 0 0 0 0 1 0 1 0 0 0 0 1

77 Um circuito sequencial com duas entradas X1 e X0 tem uma saída Z. A saída deve ser
activada quando em X0 se verificar um par de bits iguais. Esta saída só volta a ser
desactivada quando em X1 se der um par de bits iguais mas de valor diferente do primeiro
par.
Desenhe o diagrama de estados da máquina de Mealy correspondente.

78 Considere uma máquina sequencial com uma saída Z e duas entradas X1 e X2 de tal modo
que quando X1=X2=0 fica Z=0 e quando X1=X2=1 fica Z=1. Nas outras combinações de
X1 e X2 a saída Z mantém o valor anterior. Desenhe o diagrama de estados considerando
que se trata de:
78.1 Máquina de Moore
78.2 Máquina de Mealy

79 Um circuito sequencial com duas entradas X1 e X0 tem uma saída Z. A saída deve ser
activada quando em X0 se verificar um par de bits iguais. Esta saída só volta a ser
desactivada quando em X1 se der um par de bits iguais e de valor idêntico ao do primeiro
par.
Desenhe o diagrama de estados da máquina de Mealy correspondente.

80 Um circuito sequencial com duas entradas X1 e X0 tem uma saída Z. A saída deve ser
activada quando no par X1 X0 se verificar a sequência ˜˜˜ 01˜10 ˜˜˜. Esta saída só volta a ser
desactivada quando X1 e X0 forem iguais (00 ou 11).
Justificando, desenhe o diagrama de estados da máquina de Moore correspondente.

ESTSetúbal - IPS 34
 Sistemas Digitais

81 Um dado circuito sequencial tem duas entradas X1 e X0 e tem uma saída Z. A saída deve ser
activada se durante dois ciclos de relógio X1 e X0 forem iguais. A saída deve manter-se
activada durante dois ciclos de relógio, independentemente de X1 e X0. Só depois de
desactivada a saída é que o processo de detecção recomeça.
Desenhe o diagrama de estados da máquina de Moore correspondente.

82 Um dado circuito sequencial tem uma entrada X e uma saída Z. Quando em X se verifica
uma mudança de estado, a saída deve ser activada. A saída deve manter-se activada durante
um único ciclo de relógio.
82.1 Desenhe o diagrama de estados da máquina de Moore correspondente.
82.2 Implemente o circuito utilizando flip-flops JK.

83 Um dado circuito sequencial tem uma entrada X e uma saída Z. Quando em X se verifica
uma mudança de estado, a saída deve ser activada. A saída deve manter-se activada durante
um único ciclo de relógio.
83.1 Desenhe o diagrama de estados da máquina de Mealy correspondente.
83.2 Implemente o circuito utilizando flip-flops JK.

84 Pretende-se desenvolver um circuito sequencial com uma entrada x e uma saída z.

Pretende-se que o circuito coloque na saída a sequência de bits 01 caso a entrada seja 0 ou
10 caso a entrada seja 1. Uma vez iniciada uma sequência de saída, esta não pode ser
interrompida. Por exemplo:
X 0 - 0 - 1 - 0 - 1 - 0 - 0 - 1 -
Z 0 1 0 1 1 0 0 1 1 0 0 1 0 1 1 0

Desenhe o diagrama de estados da respectiva máquina de Moore.

85 Pretende-se desenvolver um circuito sequencial síncrono com uma entrada x e uma saída z.
Pretende-se que a saída do circuito seja colocada a 1 sempre que se detectarem na entrada
três bits de igual valor. Uma vez detectado um trio de bits iguais, enquanto a entrada
mantiver o valor a saída deve manter-se. Por exemplo:
X 0 1 1 1 0 0 1 0 0 0 0 0 1 1 1 1 0 1
Z - 0 0 1 0 0 0 0 0 1 1 1 0 0 1 1 0 0

Desenhe o diagrama de estados da respectiva máquina de Moore.

ESTSetúbal - IPS 35
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86 Projecte uma máquina de Moore capaz de detectar a sequência 0101 na sua entrada X. A
saída Z só deve ficar activa durante um ciclo de relógio. Pressupõe-se a possibilidade de
existirem sequências encadeadas tal como ilustra o seguinte exemplo:
X= 0 0 0 1 0 1 0 0 1 0 1 0 1 0 0 0
Z= 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 0

87 Pretende-se desenvolver um circuito sequencial com uma entrada x e uma saída z.

Pretende-se que o circuito coloque a saída a 1 apenas quando na entrada se verifique uma
sequência de bits 1001. Admite-se a possibilidade de existirem sequências encadeadas.
Desenhe o diagrama de estados da respectiva máquina de Mealy.

88 Desenhe o diagrama de estados de uma máquina síncrona de Moore com uma entrada M e
duas saídas Z1 e Z0. A máquina de estados deve comportar-se como um contador de módulo
3 caso M seja igual a ‘1’ ou como um contador de módulo 4 caso contrário.

89 Para as tabelas de estados e de atribuição de estados indicadas desenhe o diagrama lógico do

respectivo circuito.
EP ES/Z Est. Q2 Q1 Q0
X=0 X=1 A 0 0 0
A E/0 A/1 B 0 0 1
B A/0 C/1 C 1 1 1
C D/1 C/0 D 1 0 0
D B/1 E/1 E 1 0 1
E C/0 F/0 F 0 1 1
F B/0 D/0

90 Elimine os estados redundantes e construa a tabela de estados reduzida de:

EP ES/Z
X=0 X=1
A A/0 B/0
B B/0 C/0
C B/1 C/1
D F/0 D/1
E F/0 E/1
F A/1 F/1

ESTSetúbal - IPS 36
 Sistemas Digitais

91 Elimine os estados redundantes e construa a tabela de estados reduzida de:

EP ES/Z
X=0 X=1
A F/0 A/1
B B/0 D/0
C D/1 C/1
D D/0 C/0
E F/0 E/1
F B/1 F/1

92 Elimine os estados redundantes e construa a tabela de estados reduzida em relação a:

ES/Z
EP X=0 X=1
A H/0 C/0
B D/0 E/1
C G/0 F/1
D E/1 C/1
E D/1 H/0
F G/1 H/0
G E/1 C/1
H A/0 B/0

93 Elimine os Estados Redundantes (se existirem) da seguinte Tabela de Estados ilustrando

todos os passos percorridos até atingir a Tabela de Estados reduzida.
Estado Próximo Estado
Presente X1X0=
00 01 10 11
A D/0 D/0 F/0 A/0
B C/1 D/0 E/1 F/0
C C/1 D/0 E/1 A/0
D D/0 B/0 A/0 F/0
E C/1 F/0 E/1 A/0
F D/0 D/0 A/0 F/0
G G/0 G/0 A/0 A/0
H B/1 D/0 E/1 A/0

94 Demonstre que para uma máquina sequencial com quatro estados que envolva dois FFs Q1 e
Q0, só pode ter três atribuições de estados diferentes.
Sugestão: Proceda a trocas das colunas Q1 e Q0 bem como a trocas de 1s e 0s...

ESTSetúbal - IPS 37
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95 Elimine os estados redundantes e construa a tabela reduzida em relação a:

EP ES/Z
X=0 X=1
A B/0 C/0
B D/0 E/0
C F/0 G/0
D H/0 I/0
E J/0 K/0
F D/0 L/0
G J/0 L/0
H H/0 A/0
I J/1 A/0
J D/0 A/0
K B/0 A/0
L B/0 A/0

96 Considere a seguinte tabela de estados de uma dada máquina de estados síncrona de Mealy.
Elimine os estados redundantes e determine a respectiva tabela de estados reduzida.
ES/Z
EP
X=0 X=1
A B/0 C/1
B E/1 F/0
C D/0 B/1
D A/0 D/1
E E/1 D/0
F G/0 D/1
G E/0 H/1
H D/0 B/1

97 Seguindo os passos indicados, projecte o circuito sequencial a partir do diagrama de estados

apresentado.

X =0
A/0 B/0
1
0 1
0
1
C/0 D/1
1 0
1
0
97.1 Desenhe a tabela de estados. E/1
97.2 Elimine os estados redundantes e desenhe a tabela de estados reduzida.
97.3 Com base numa atribuição de estados qualquer, desenhe a tabela de transições.
97.4 Usando os Flip-Flops que entender, calcule as equações de excitação e a equação de
saída.
97.5 Desenhe o diagrama lógico do circuito.

ESTSetúbal - IPS 38
 Sistemas Digitais

98 Projecte a seguinte máquina de estados síncrona de Moore.

X1X0 = X0

X1 A/0 B/1 1X

0X

99 Seguindo os passos indicados, projecte a seguinte máquina de estados síncrona de Mealy.

X1X0/Z = X0/1

X1/0 A B 1X/0

0X/1
99.1 Desenhe a tabela de estados.
99.2 Com base numa atribuição de estados qualquer, desenhe a tabela de transições.
99.3 Usando flip-flops JK, calcule as equações de excitação e a equação de saída.
99.4 Desenhe o diagrama lógico do circuito.

100 Utilizando Flip-Flops D, projecte a máquina de estados síncrona descrita pelo diagrama de
estados apresentado.

1 A/1 X=1
0
1
E/1 B/0
0
0 0 0
1
D/1 C/0
1

101 A partir do diagrama de estados apresentado, projecte o circuito sequencial síncrono

correspondente usando Flip-Flops JK.

X=0 0 0
A/0 1 B/1 1 C/0 D/1

x 1

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Máquinas de Estados Assíncronas

ESTSetúbal - IPS 40
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102 Elimine os estados redundantes e construa a tabela de estados reduzida em relação ao

circuito sequencial assíncrono dado pela seguinte tabela de estados primitiva:

Y/Z
y 00 01 11 10
a a / 0 e - b
b d - c b / 1
c - e c / 1 f
d d / 1 e - b
e a e / 0 c -
f d - c f / 1

103 Determine uma atribuição de estados livre de corridas críticas e construa a respectiva tabela
de transições para a tabela de estados que se segue:
EP ES
00 01 11 10
a c d a a
b b d a b
c c c d b
d b d d a

104 Considere a tabela de estados que se segue:

EP ES
00 01 11 10
a a b d a
b a b b d
c c c b a
d c b d d

Determine uma atribuição de estados livre de corridas críticas e construa a respectiva tabela
de transições.

105 Para o circuito sequencial da tabela seguinte, defina uma atribuição de estados que evite a
formação de corridas críticas. Justifique a sua escolha.
00 01 11 10
a a a c b
b a d b b
c c a c b
d a d c d

ESTSetúbal - IPS 41
 Sistemas Digitais

106 Projecte uma máquina de estados assíncrona com uma entrada X e duas saídas ZH e ZL. A
saída ZH deve ser colocada a “1” após a ocorrência de duas mudanças no nível lógico de X
desde que, após a última mudança, X tenha ficado em “1”. Se após a última mudança X ficar
em “0”, então deve colocar-se ZL a “1”. Qualquer das saídas só poderá estar activa enquanto
X mantém o correspondente valor uma vez que a partir desse momento o processo
recomeça.

Exemplo: X ...

ZH ...

ZL ...

107 Supôr uma máquina a controlar através de duas variáveis de controlo X e Y. Enquanto X=0
a máquina mantém-se no estado A; caso X=1, então, se Y=0 vai para o estado B e se Y=1
vai para o estado C; estando em B, enquanto Y=0 mantém-se no mesmo estado e se Y=1
passa para C; finalmente, mantém-se em C enquanto X=1 saltando de volta ao estado inicial
A caso contrário.
Após esta descrição pormenorizada do circuito a controlar faça o fluxograma do controlo e
desenhe um controlador do tipo registo de deslocamento.

108 Um circuito em modo fundamental tem duas entradas X1 e X0 e uma saída Z. Quando
X1X0=00, o circuito tem dois estados estáveis, um com Z=1 e outro com Z=0. Se o circuito
estiver no estado com Z=0, mudando para X1X0=01 e voltando a X1X0=00 provoca uma
mudança de estado. De igual modo, mudando para X1X0=10 e voltando a X1X0=00
provoca-se uma mudança para o estado em que Z=0.
Com base na descrição apresentada:
108.1 Desenhe a tabela de estados primitiva.
108.2 Elimine os estados redundantes e desenhe a tabela reduzida.
108.3 Com base numa atribuição de estados qualquer desenhe o circuito.
108.4 Identifique o circuito.

ESTSetúbal - IPS 42
 Sistemas Digitais

109 Um circuito em modo fundamental tem uma entrada X e uma saída Z. Quando X=00 a saída
do circuito é activada sendo desactivada apenas quando X=11. Com base na descrição
apresentada:
109.1 Desenhe a tabela de estados primitiva.
109.2 Elimine os estados redundantes e desenhe a tabela reduzida.
109.3 Com base numa atribuição de estados qualquer desenhe o circuito.

110 Defina Classe de Compatibilidade Máxima. Com base nos pares de Estados Compatíveis
que se segue, estabeleça Classes de Compatibilidade Máximas.
(a,b) (a,c) (a,e) (a,f)
(b,c) (b,f) (b,g)
(c,d) (c,e)
(d,e)

ESTSetúbal - IPS 43