Universitatea Tehnica Gh.

Asachi Iai
Facultatea de Electronic, Telecomunicaii i Tehnologia
Informaiei

Proiect
A.E.M.C.

Bilet nr. 63
S se proiecteze un aparat pentu determinarea raportului de transmisie cu
urmtoarele caracteristici:
- valoarea maxim a raportului de transmisie: 5,8753;
- numrul de zecimale cu care se face asiarea: 4;
- alte prescripii: semnalizare optic a intervalului 3-4.
ndrumtor:
Confereniar Dr. Ing. Liliana Vornicu
Student: Ciubotariu Andrei
anul III, grupa 5304
2008-2009

Aparat pentru determinarea

raportului de transmisie a dou turaii
Aparatul este destinat msurrii raportului de transmisie la cutii de
viteze, att pentru cazul valorilor fixe (n trepte) ct i pentru valori
variabile, n cazul sistemelor variatoare.
Schema bloc a aparatului se prezint n figura de mai jos.
Traductor
A

Etaj
formator

Circuit
poart

Numrtor

Traductor
B

Etaj
formator

Divizor de
frecven

Afiaj

n cazul acestui circuit este o schem de frecvenmetru digital ce

determin numrul de impulsuri de pe canalul A, care trec spre numrtor
n timpul de poart, obinut prin divizarea perioadei semnalului de pe
canalul B cu 10, fiind ales n funcie de numrul de zecimale cu care se
face afiarea.
Numrul afiat N rezult din relaia:
N

TB 10 n A

10
TA
nB

Unde:
TA perioada semnalului de pe canalul A
TB perioada semnalului de pe canalul B
numrul de zecimale
nA turaia arborelui de pe canalul A
nB turaia arborelui de pe canalul B

n cazul particular cnd alegem nA=20 i nB=5 (raportul maxim nu

poate depi valoarea 5,8753), atunci cnd facem afiarea cu 4 zecimale
(=4) vom afia data N egal cu
N

nA
n 20 4
10 A 510
.8753
4 10 4 40000
nB
nB 5

Blocul formator

Am folosit un circuit MMC4050, format dintr-un trigger Schmith cu

pori neinversoare, care are rolul de a adapta semnalul de la traductor cu
un semnal compatibil cu circuitele numerice i de a reface fronturile
abrupte ala impulsurilor, care se conecteaz la ieirea traductorului de
impulsuri, iar impulsurile rezultate se aplic porii AND.
VDD

10V
R1
VO FF = 0v
VAM PL = 20V
F R EQ = 20kH z

V1

VIN

P
VOUT

5 .1 K
N

R2

0V
22K

SEL>>
-10V
V(1)
5.0V

Circuitul poart

2.5V

Pentru circuitul poart am folosit o poart AND cu dou intrri. Pe

prima intrare se aplic impulsurile de la etajul formator a traductorului A,
iar pe a doua intrare se vor aplica impulsurile provenite de la divizorul de
frecven inversate de o poart NOT. Impulsurile provenite de la etajul
formator sunt validate s treac spre numrtor numai atunci cnd
semnalul inversat provenit de la divizorul de frecven se afl n 1 logic.
0V

Circuit formator A

0s

2ms

4ms

V(2)
Divizor de frecventa

6ms

AND

N u m a r a t o r8ms

10ms
Time

12ms

Divizorul de frecven
Circuitul este compus din dou circuite de divizare 2x4040 (n
schem am modificat capsula circuitului 4040 din 12 bii n 10 bii, pentru
o mai bun observare). Dimensionarea acestui divizor va dicta timpul de
poart n care vor fi validate impulsurile provenite de la circuitul formator
s treac la numrtor. Deoarece vrem s obinem o afiare cu 4
zecimale, avem nevoie ca divizorul de frecven s produc o divizare
prin 10000. Ca n figurile de mai jos afiarea cu 4 zecimale nseamn c
vom configura un divizor prin 24 i pe al doilea prin 54. Cum arat i
schema divizorului, primul numrtor primete pe intrarea de clock
impulsuri de tact de la blocul formator A, dup care va diviza aceast
frecven prin 24. Cnd va ajunge la valoarea binar corespunztoare
valorii de 24, adic 10000 (16=1_logic; 8,4,2,1=0_logic), va produce un
impuls de reset (RST) pentru divizor i un impuls de clock (CLK) pentru al
doilea divizor. Acesta, cu ajutorul porilor AND cu 3 intrri, la apariia la
ieire
a
codului
binar
1001110001
(512,64,32,16,1=1_logic,
celelalte=0_logic), corespunztor valorii de 5 4 va trimite un impuls de
reset (RST) care va produce resetul circuitului i impulsul de validare
pentru poart.

Blocul

10000
2 4 5 4 16 625
28 27 26 25 24 23 22 21 20
formator A
16 2 4
625
512
64 32
16
1
29

C LK

RST

VCC

Q
Q
Q
Q
Q
Q
Q
Q
Q
Q

10
9
8
7
6
5
4
3
2
1

625=
=2^9+2^6+2^5+2^4+2^0

4
3
2

4
3
2

9
8
7
6
5
4
3
2
1
0

C LK

RST

9
8
7
6
5
4
3
2
1
0

Q
Q
Q
Q
Q
Q
Q
Q
Q
Q

10
9
8
7
6
5
4
3
2
1

16=2^4

VCC

296432
2 6 162 5 8 2 44 220 1
512 625
256 128

Numrtorul
Numrtorul este format din 5 numrtoare BCD sincrone
reversibile, presetabile, de tipul 40192. Aceste numrtoare au setate
intrrile de PRESET ENABLE (PE) i CK DOWN (CD) la 1_logic, pentru a nu

J4
J3
J2
J1

CU
CD

RST
PE

J4
J3
J2
J1

4
3
2
1
Q
Q
Q
Q

4
3
2
1

CA
BO

unitati
Q
Q
Q
Q

Q
Q
Q
Q

4
3
2
1

CA
BO

zeci

CA
BO

4
3
2
1

CU
CD

RST
PE

J4
J3
J2
J1

CU
CD

RST
PE

J4
J3
J2
J1

sute
Q
Q
Q
Q

4
3
2
1

CA
BO

mii

Q
Q
Q
Q

CA
BO

zeci de mii

CU
CD

RST
PE

J4
J3
J2
J1

CU
CD

RST
PE

se ncrca paralel, respectiv pentru a numra nainte. Cnd numrul a

atins numrul maxim numrabil n modul nainte (respectiv 9 pentru
zecimal), dup jumtate din perioada semnalului de tact (respectiv dup
ce CK UP trece in 0_logic) CY trece la nivel 0_logic i va da un impuls de
clock pentru urmtorul numrtor conectat n cascad. Astfel,
numrtorul ce primete impuls de clock de la poart va numra zecile de
mii, al doilea va numra miimile, al treilea sutimile, al patrulea conectat n
cascad zecile, iar ultimul unitile. Ieirile de date din numrtoare sunt
aplicate circuitelor de decodare i apoi afiate.

Blocul de decodare i afiare

D
C
B
A

LT
LE
BI

g
f
e
d
c
b
a

VDD

D
C
B
A

LT
LE
BI

g
f
e
d
c
b
a

VDD

D
C
B
A

LT
LE
BI

g
f
e
d
c
b
a

VDD

D
C
B
A

LT
LE
BI

g
f
e
d
c
b
a

VDD

D
C
B
A

LT
LE
BI

g
f
e
d
c
b
a

VDD

Acest bloc este format din 5 decodoare de tip 4511 ce conin drivere
pentru comanda celulelor de afiare cu 7 segmente. La intrrile A, B, C, D
sunt aplicate semnalele de la ieirile numrtoarelor, dup care aceste
semnale sunt decodate i afiate pe celulele de afiare. Aceste decodoare
conin intrri de testare afisaj LT, tergere a datelor de pe afiaj BL,
precum i intrri pentru validare latch LE/STROBE.

Circuitul de limitare a raportului la valoarea

maxim 5,8753
Valoarea raportului de 5,8753 nseamn 5 (0101) afiat pe prima
celul, 8 (1000) afiat pe a doua celul, 7 (0111) afiat pe a treia celul, 5
(0101) afiat pe a patra celul i 3 (0011) afiat pe ultima celul. Aceste
condiii vor fi sesizate cu ajutorul unor pori logice conectate ca n figur.
Ieirile porilor vor intra ntr-o poart AND care va condiiona sincronismul
strilor, dup care semnalul de la ieirea acestei pori va fi aplicat unui
bistabil de tip JK pe intrarea de clock.

9
10
1
15
J4
J3
J2
J1
4
3
2
1
Q
Q
Q
Q

3
13
2
1

7406

13
2
1

13
2
1

7411

14001

7411

12

7411
14001

12

12
1

12

13
2
1
7411

12

13
2
1
7411

7408

1
2

C LK
K

D1
Q

JKFFR SH

U5
40192

7
6
2
3

5
4
CA
BO

CU
CD

RST
PE

14
11

9
10
1
15
J4
J3
J2
J1
4
3
2
1
Q
Q
Q
Q

12
13

12
13

7
6
2
3

5
4
CA
BO

CU
CD

RST
PE

4
3
2
1
Q
Q
Q
Q
7
6
2
3

40192

14025

U4

7408

8
2
1

7411

13
2
1

14001

12

14
11

9
10
1
15

CU
CD
CA
BO
12
13

U3
40192

J4
J3
J2
J1

5
4

14
11
RST
PE

9
10
1
15
J4
J3
J2
J1
4
3
2
1
Q
Q
Q
Q

CU
CD
CA
BO
12
13

U2
40192

7
6
2
3

5
4

14
11
RST
PE

9
10
1
15
J4
J3
J2
J1
4
3
2
1
Q
Q
Q
Q

CU
CD
CA
BO
12
13

7
6
2
3

5
4

14
11
RST
PE

40192

D 1N 4448

Atunci cnd nc nu s-a ajuns la raportul 5,8753, ieirea porii AND

este n 0, iar ieirea bistabilului este n 1, nivel logic aplicat pe intrarea LE
a decodorului de la afior, ceea ce determin funcionarea normal a
afiorului. n momentul cnd raportul a crescut peste valoarea de 5,8753,
pe intrarea de clock a bistabilului va apare o tranziie 0-1, dup care 1-0,
fapt ce determin bascularea ieirii bistabilului n 0 care are ca efect
memorarea n latchurile decodorului a ultimei valori, adic valoarea

5,8753. La o scdere a raportului sub valoarea de 5,8753 se va produce

acelai lucru, dar cu deosebirea c ieirea bistabilului va bascula n 1 i va
comuta afiorul pe funcionare normal.

Circuitul de avertizare optic a intervalului 3-4

Intervalul 3-4 este ntre 3,0000 i 4,0000 valori afiate de decodor,
astfel: pe prima celula valoare 3 (0011) iar restul celelelor 0 (0000) iar
apoi valoarea 4 (0100) pe prima celul i restul celulelor 0 (0000). Aceste
condiii vor fi sesizate cu ajutorul unor pori logice conectate ca n figur.
Ieirile porilor vor intra ntr-o poart AND care va condiiona sincronismul
strilor, dup care semnalul de la ieirea acestei pori va fi aplicat unui
bistabil de tip JK pe intrarea de clock.

9
10
1
J4
J3
Q4
Q3

7
6
2

5
4
CU
CD
CA
BO

RST
PE

14
11

9
10
1
15
J4
J3
J2
J1
Q
Q
Q
Q

4
3
2
1

40192

12
13

12
13

U4

7
6
2
3

5
4
CA
BO

4
3
2
1
Q
Q
Q
Q
7
6
2
3

CU
CD

14
11
40192

CA
BO

4
3
2
1
Q
Q
Q
Q

U3

RST
PE

9
10
1
15
J4
J3
J2
J1

CU
CD

RST
PE

5
4

14
11

9
10
1
15
J4
J3
J2
J1

40192

12
13

12
13

U2

7
6
2
3

CA
BO

CU
CD

RST
PE

5
4

14
11

9
10
1
15
J4
J3
J2
J1
4
3
2
1
Q
Q
Q
Q

CU
CD
CA
BO
12
13

7
6
2
3

5
4

14
11
RST
PE

40192

7408

VCC

2
3
7406

BC 107

S
J

C LK
K

J
C LK

1
2
3

JKFFR SH

U 20A
1

LED

Atunci cnd nc valoarea

raportului nu a sczut sub valoarea de 4,
JKFFR SH
ieirea porii AND este n 0, iar ieirea bistabilului este n 0, nivel logic
aplicat pe baza unui tranzistor NPN, avnd inseriat n colector un LED.
Acest nivel 0 produce blocarea tranzistorului. n momentul cnd valoarea
raportului a sczul sub 4, pe intrarea de clock a bistabilului va apare o
tranziie 0-1, dup care 1-0, fapt ce determin bascularea ieirii
bistabilului n 1 care are ca efect saturarea tranzistorului care produce
avertizarea optic dorit. La o urcare a valorii raportului peste 4, va
produce acelai lucru, dar cu deosebirea c ieirea bistabilului va bascula

7
6

10106

5
4

7
6

3
2

14012

7408
2

1 0 1 0 6 -E C L

5
4

1 0 1 0 6 -E C L

1 0 1 0 6 -E C L

5
4

7
6

5
4

7
6

7408

14025

8
2
1

13
2
1
7411

12

14001

n 0 i va bloca tranzistorul. Principiul este acelai i pentru o valoare a

raportului egal cu 3, caz n care am adugat la ieirea porii AND o
poart NOT, care la intrarea de clock a bistabilului va satura tranzistorul,
pentru a semnaliza optic valoarile peste 3, astfel se va produce un semnal
luminos doar pe intervalul 3-4.

Observaii i instruciuni pentru schema de

ansamblu
Cnd divizorul de frecven numr spre depire, la ieirea lui
avem 0, iar atunci cnd ajunge la depire i obinem impulsul de reset,
la ieirea divizorului avem 1 logic. Acest nivel logic de scurt durat
reseteaz divizorul, da un impuls de memorare a datei n decodoare pe
intrarea LE, iar impulsul inversat produce blocarea impulsurilor provenite
de la formator, pentru ca, la a doua inversare, acesta produce resetarea
numrtoarelor. Al doilea inversor este introdus pentru a produce o
ntrziere ntre momentul de memorare a datei n decodoare i momentul
de reset pentru numrtoare. Pe tot parcursul numrrii decodoarele
trimit la afiare ultima dat memorat.
La punerea n funciune a aparatului vor trebui avute n vedere
anumite condiii legate de locul unde acesta va funciona.
Vor trebui ecranate toate firele de legtur ntre blocuri pentru ca
semnalele parazite s nu se suprapun peste semnalul util mai ales n
partea de intrare unde semnalul perturbator nu trebuie s depeasc 1V.
Triggerul lucreaz la un semnal mare nct perturbaiile admisibile nu
trebui s depeasc 2V, altfel va fi compromis msurarea. Ar trebui ca
traseele s fie ct mai scurte pentru a avea capaciti parazite ct mai
mici la intrarea circuitelor logice.

12

4
R

7411
7411
2

7406
Q

K
Q
7

JKF FR SH
6
BC 107
6

7
Q

C LK
J
JKFF R SH

Q
C LK

K
2

12

13
2
1

VCC

13
2
1

7411

7411
7411

3
J
Q

C LK

K
Q

D 1N 4448

7411
14001
7411

12

14001

1 0 1 0 6 -E C L

13
2
1

5
4

7
6

5
4

7
6

5
4

7
6

5
4

7
6

14025

1 0 1 0 6 -E C L

2211
23

7406

LED

7408

6
JKFF R SH

7
D 3

D 2

D 1N 4001

14
15
9
10
11
12
13

14
15
9
10
11
12
13

14
15
9
10
11
12
13

7411

14
15
9
10
11
12
13

7
6
2
3

12
13

7
6
2
3

12
13

7
6
2
3

12
13

7
6
2
3

12
13

7
6
2
3

12
13

4
3
2
1

4
3
2
1

4
3
2
1

4
3
2
1

Q
Q
Q
Q

4
3
2
1

C A
BO

Q
Q
Q
Q

C A
BO

Q
Q
Q
Q

C A
BO

Q
Q
Q
Q

C A
BO

Q
Q
Q
Q

C A
BO

4
3
2
1

J
J
J
J

4
3
2
1

C U
C D

J
J
J
J

4
3
2
1

C U
C D

D
C
B
A

LT
LE
BI

VD D

D
C
B
A

LT
LE
BI

VD D

D
C
B
A

LT
LE
BI

VD D

D
C
B
A

LT
LE
BI

VD D

D
C
B
A

LT
LE
BI

VD D

4511

g
f
e
d
c
b
a

J
J
J
J

C U
C D

R ST
PE

4511

g
f
e
d
c
b
a

4
3
2
1

R ST
PE

4511

g
f
e
d
c
b
a

J
J
J
J

C U
C D

R ST
PE

4511

g
f
e
d
c
b
a

g
f
e
d
c
b
a

4
3
2
1

R ST
PE

J
J
J
J

C U
C D

R ST
PE

40192

14
15
9
10
11
12
13

8
2
1

13
2
1

40192

1 0 1 0 6 -E C L

13
2
1

13
2
1

3
2

5
4

12

8
2
1

40192

12

12

14012

12

1 0 1 0 6 -E C L

2211
7408

7408

2
7408

13
2
1

7408

U 20A
1
14025

12

14001

23

4050

7411

10

11

16

7406
40192

C LK

R ST

14001
40192

13
2
1

4040

VC C

7406

12

12
11
10
9
8
7
6
5
4
3
2
1

10

4050

13
2
1

Q
Q
Q
Q
Q
Q
Q
Q
Q
Q
Q
Q

4040

11

O U T

C LK

IN
O U T

R ST

16

IN

VC C
7408

1
15
14
12
13
4
2
3
5
6
7
9

12
11
10
9
8
7
6
5
4
3
2
1

Q
Q
Q
Q
Q
Q
Q
Q
Q
Q
Q
Q

1
15
14
12
13
4
2
3
5
6
7
9

6
2
1
7

3
5
4

16

6
2
1
7

3
5
4

16

6
2
1
7

3
5
4

16

6
2
1
7

3
5
4

16

6
2
1
7

3
5
4

16

9
10
1
15

5
4

14
11

9
10
1
15

5
4

14
11

9
10
1
15

5
4

14
11

9
10
1
15

5
4

14
11

9
10
1
15

5
4

14
11

Anexa: Schema de ansamblu

4511

S W D IP -7
S W D IP -7
S W D IP -7
S W D I P -7
S W D IP -7

HI