CUPRINS

0. SISTEME DE NUMERATIE
0.1
0.2
0.3
0.4
0.5

Sisteme de numeratie sau baze de numeratie

Tipuri de sisteme de numeratie
Conversia numerelor dintr-o baza de numeratie in alta
Sistemul de numeratie binar
Coduri

1. SISTEME NUMERICE. PRINCIPII DE FUNCIONARE

1.0. Introducere
1.1. Lumea digital
1.2. Clasificarea sistemelor numerice
1.3. Niveluri logice, forme de und
1.4. Clasificarea circuitelor integrate digitale dup complexitate
1.5. Norme generale de reprezentare a schemei electrice

2. PORI LOGICE
2.0. Introducere
2.1. Constante i variabile booleene. tabele de adevr
2.2. Numere binare
2.3. Postulatele i teoremele algebrei booleene
2.4. Pori logice elementare

3. CIRCUITE LOGICE COMBINAIONALE

3.1. DECODIFICATORUL (DCD)
3.2. DEMULTIPLEXORUL (DMUX)
3.3. MULTIPLEXORUL (MUX)
3.4. CODIFICATORUL (CD)
3.5. COMPARATORUL NUMERIC (CN)
3.6. DETECTORUL I GENERATORUL DE PARITATE SAU
IMPARITATE
3.7. SUMATORUL

4. CIRCUITE LOGICE SECVENTIALE ( CLS )

4.1. Circuite basculante bistabile de tip S-R
4.2. Circuite basculante bistabile de tip JK
4.3. Circuite basculante bistabile de tip D
4.4. Bistabilul de tip T
4.5. Aplicatii

5. REGISTRE DE DEPLASARE
5.0. Introducere
5.1. Registrul SISO
5.2. Registrul SIPO
5.5. Registre de deplasare universale
5.6. Aplicatii ale registrelor de deplasare

6. NUMARATOARE
6.0. Introducere
6.1. Clasificarea numaratoarelor
6.2. Numaratoare asincrone
6.3. Numaratoare sincrone

7. MEMORII SEMICONDUCTOARE
7.0. Introducere
7.1. Clasificarea memoriilor
7.2. Unitati de masura a informatiei
7.3. Parametrii memoriei
7.4. Functionarea unei memorii
7.5. Memorii ROM
7.6. MEMORII RAM
7.7. EXTINDEREA CAPACITATII DE MEMORARE
7.8. MEMORII SPECIALE
7.9. APLICATII ALE MEMORIILOR

0. Sisteme de numeratie sau baze de numeratie

Definitie: Sistem de numeratie = un mod de reprezentare a unor cantitati, prin

intermediul unor simboluri, respectand un anumit algoritm de combinare.

Tipuri de sisteme de numeratie

a) Sisteme de numeratie nepozitionale:

simbolurile
prin
care
sunt
reprezentate
cantitatile
(numerele/dimensiunea) nu au o pondere in functie de pozitia ocupata
in cadrul sirului de simboluri ce desemneaza (semnifica) cantitatea
globala (totala).
Ex. : sistemul de numeratie ROMAN
I = i de la in
reprezinta unitatea
II =
reprezinta
2 unitati
V = v de la vot
reprezinta
5 unitati
X = x de la xerox
reprezinta 10 unitati
L = L
reprezinta 50 unitati
C=
reprezinta 100 unitati
M=
reprezinta 1000 unitati
Prin alaturarea acestor simboluri cu o semnificatie prestabilita si folosind un
algoritm/conventie de calcul (interpretare) se pot reprezenta diferite cantitati.
IV = 4 = 5 1
VI = 6 = 5 + 1
IX = 9 = 10 1
XI = 11 = 10 + 1
XX = 20 = 10 + 10

b) Sisteme de numeratie pozitionale:

simbolurile prin care sunt reprezentate cantitatile (numerele) au o
pondere in functie de pozitia (rangul) pe care il ocupa in cadrul sirului
de simboluri.
Ex. : Sistemul de numeratie ARAB:
Simboluri: 0 = 0 unitati
1 = 1 unitate
.
.
9 = 9 unitati
1

Ex. Numarul: 378

rangul 0 (al unitatilor) =
8 unitati
rangul 1 (al zecilor) =
70 unitati
rangul 2 (sute de unitati) = 300 unitati
____
378
3 sute 70 (sapte zeci) si opt unitati

Sisteme (baze) de numeratie pozitionale

1) Exprimarea unei cantitati (numar) intr-o baza de numeratie pozitionala de (K + 1)
pozitii.
Formalism:

Rang K
CK
unde ci = cifra de rang i

Rang K 1
CK-1

Rang I
Ci

Rang 1
C1

Rang 0
C0

Numarul se va reprezenta:
Nr. = Ck Ck-1 Ci C1C0
in total (k + 1) ranguri (de la 0, , k)
valoarea nr. N in baza X este:
k

Nx = Ck Xk + Ck-1 Xk-1 + + C1 X1 + C0 X0 =

c x
i0

unde baza X are (X) simboluri adica:

0, 1, ... x-1 simboluri.
Exemple:

Vom considera bazele de numeratie cel mai des folosite: baza 10, baza 2, baza
8, baza 16, iar pentru fiecare vom face o reprzentare pe 4 ranguri ( K + 1 = 4);

Observatie: Baza 10 fiind baza de numeratie naturala (cea pe care o simte toata lumea)
va fi baza de raportare, comparatie.
a) N(2) = NB = nr. exprimat in baza 2 (binar)
b) N(8) = NQ = nr. exprimat in baza 8 (octal)
c) N(10) = ND = nr. exprimat in baza 10 (decimal)
d) N(16) = NH = nr. exprimat in baza 16 (hexazecimal)

N(2)
N(8)
N(10)

N(16)

rang
3
1
1
6
1

rang
2
0
1
2
1

rang
1
1
0
7
0

rang
0
1
1
3
1

1
1
F

9
1
9

7
0
c

8
1
7

1011 = 1 23 + 0 22 + 1 21 + 1 20 =
11
3
2
1
0
1101 = 1 2 + 1 2 + 0 2 + 1 2 =
13
3
2
1
0
6273 = 6 8 + 2 8 + 7 8 + 3 8 = 14201
1101 = 1 83 + 1 82 + 0 81 + 1 80 = 512 + 64
+ 1 = 577
1978 = 1 103 + 9 102 + 7 101 + 8 100 = 1978
1101 = 1 103 + 1 102 + 0 101 + 0 100 = 1101
F9C7 = F 163 + 9 162 + C 161 + 7 160 =
63943
1101 = 1 163 + 1 162 + 0 161 + 1 160 =
4096 + 256 + +1 = 4353

Observatii:
1) Liniile scrise cu rosu ilustreaza scrierea numarului 1101 in bazele 2, 8, 10, 16 (acelasi sir de
simboluri in baze de numeratie diferite reprezinta cantitati diferite)
2) Algoritmul general pentru () ranguri este:
rang (k)
rang (k-1) ... rang (i) ... rang 1
rang 0
Ck
Ck-1
Ci
C1
C0
Nx = Ck (baza)k + Ck-1 (baza)k-1 + ... + Ci (baza)i + C1 (baza)1 + C0 (baza)0
Ci = cifra (simbolul corespunzator rangului (i)).
3) Simbolurile corespunzatoare bazei 16 sunt:
0, 1, ..., 9, 10, 11, 12, 13, 14, 15
A B C D E F
deci A este corespondentul lui 10
.
.
.
F este corespondentul lui 15.

Conversia numerelor dintr-o baza de numeratie in alta

In tabelul de mai jos vom reprezenta sintetic cele mai utilizate tipuri de conversie
(fundamentale):
N2
N10
N16
Nx

N2

10 2
16 2

N10
2 10

16 10
X 10

N16
2 10
10 16

Nx

10 X

1) Conversia din () baza X de numeratie in baza 10 (X 10)

Fie
Nx = Ck Ck-1 ... CiC1C0 - un numar in baza X, exprimat pe k + 1 ranguri
k

Nx = Ck x + Ck-1 x
k

k-1

i + ... +

... Ci x

0 0

C1 x + C x =

c x
i 0

i 1

2) Conversia din baza 10 in alta baza X (10 X)

Fie
Nx = Ck Ck-1 ... CiC0 = numar in baza X, obtinut prin conversie din baza 10
Cifrele Ck ... C0 ale numarului in baza X se obtin prin impartiri succesive ale numarului N10
(numar in baza 10) la nr. X astfel:
a) C0 = restul impartirii lui N10 la X
Q = catul impartirii N10/X
b) C1 = restul impartirii lui Q1 la X
c) C2 = restul impartirii lui Q2 la X
.
.
.
pana cand Qk = 0
Exemplu:

Fie 38810 in baza 10

Doresc cionversia lui in baza X = 16 (hexa)
38810 = C2C1C0 (16)

388 16
32 24 = Q1 16
68 16
1 = Q2 16
64 8
0
0 = Q3
4 C1
1
C0
C2
2
N16 = C2C1C0 = 184H = 1 16 + 8 161 + 4 160 = 256 + 128 + 4 = 388
3) Conversia din hexa (16) in baza 2 (16 2) si invers 2 16
a) Conversia 16 2 se face astfel:
fiecarei cifre hexa din numar i se asociaza un grup de cate 4 biti (locatii care pot lua
valoarea 0 sau 1), a caror valoare in baza 2 va corespunde cifrei hexa.
Observatie: Cifrele (simbolurile) in hexa sunt de la
0 16 0 F ; in total 16 simboluri.
Pe 4 biti numarul maxim care se poate exprima este 15, respectiv 16 simboluri sau
combinatii.
Exemplu:
5B9H = 5 162 + B 161 + 9 160 = 1280 + 176 + 9 = 1465D
5B9H =
0101
1011
1001
5
B
9
4

b) Conversia din binar in hexa (2 16) se realizeaza astfel:

Se imparte numarul scris binar in grupuri de 4 biti pornind de la dreapta la stanga; daca
ultimul grup din stamga este incomplet (nu are 4 biti), se completeaza cu zerouri bitii lipsa. Fiecarui
grup de 4 biti i se atribuie valoarea cifrei in hexa.
Exemplu:
1101001B = 1 26 + 1 25 + 0 24 + 1 23 + 0 22 + 0 21 + 1 20 = 64 + 32 + 0 + 8 + 0 + 0 + + 1 =
105D
0110 1001

ultimul grup din stanga are 3 biti completez cu un 0 in stanga

6H
9H
0110 1001B = 69h = 6 161 + 9 160 = 96 + 9 = 105D

Sistemul de numeratie binar

Baza de numeratie 2 (binara) foloseste pentru reprezentarea cantitatilor doua
cifre (simboluri): 0 si 1.
In cadrul bazei de numeratie 2 definim:
a)
cantitatea de informatie (0 sau 1) care se poate regasi in cadrul
unui rang se numeste BIT (un bit este o locatie care poate avea
valoarea 0 sau 1.
b)
1 bit = unitatea cantitatii de informatie (aceasta definitie este
utilizata in teoria transmisiei de date)
c)
1 bit = o variabila care nu poate lua decat doua valori:
0
sau 1
nimic
tot
fals
adevarat
negat
direct
(aceasta definitie este utilizata in sensul logicii .....)
In aceste conditii o cantitate NB exprimata in baza 2 pe un numar de (k + 1)
ranguri poate avea doua interpretari:
a) exprima cantitati (numere)
N2 = 1110 = 1 23 + 1 22 + 1 21 + 0 20 = 14
b) sir de biti (cod binar de k + 1 biti caruia i se pot asocia () fel de semnificatii
stabilite prin conventii (pot reprezenta litere, semne speciale etc.)
Tratand problema reprezentarii binare global putem concluziona:
Cu un sir de biti pot realiza 2k combinatii posibile distincte
Pe K biti rang (k 1) ... rang(1) rang (o)
0 (k 1)
K biti
Pot reprezenta:
Numeric
numere intregi pozitive
de la 0 2k 1
in total 2k numere

Simbolic
2 simboluri distincte
k

In cadrul sistemelor numerice informatia cu care se lucreaza este codificata, adica acele
combinatii posibile de realizat pe un numar K de biti sunt manipulate dupa algoritmi bine precizati.

Coduri
Definitie

Cod - un mod de reprezentare (interpretare) a informatiei

despre anumite marimi de interes folosind un set de
simboluri si algoritmi de combinare ales prin conventie.

In sistemul binar sunt folosite 2 tipuri de coduri:

1. coduri UNIPOLARE pentru reprezentarea numerelor fara semn
2. coduri BIPOLARE pentru reprezentarea numerelor cu semn
Coduri unipolare utilizate:
- cod binar natural
- cod binar zecimal a) cod binar zecimal natural (BCD) 8421
b) cod binar zecimal complementar 2421
- coduri progresive: exemplu: Cod Gray (cod cifric reflectat)
Coduri bipolare
La aceste coduri, bitul cel mai semnificativ MSB (Most signifiant bit) (cel mai
din stanga) reprezinta bitul de semn (semnul numarului)
0 indica N > 0
1 indica N < 0
Cele mai folosite coduri: - valoare absoluta si semn
- complement fata de 1
- complement fata de 2

1. SISTEME NUMERICE. PRINCIPII DE FUNCIONARE

1.0. Introducere
Un sistem numeric servete la procesarea informaiilor digitale prin efectuarea asupra ei a unei succesiuni de
operaii aritmetice i logice n concordan cu un algoritm. Sistemele numerice se pot clasifica n:
- sisteme numerice combinaionale (SNC) i
- sisteme numerice secveniale (SNS).
SNC este un sistem cu un numr de n intrri i m ieiri. La intrri sunt aplicate n variabile logice de intrare,
ansamblul crora constituie vectorul variabilelor de intrare. La ieire se obin variabile logice de ieire care
constituie vectorul variabilelor de ieire. Vectorul variabilelor de ieire depinde doar de valoarea momentan a
vectorului variabilelor de intrare. SNC nu conin elemente de memorare ale strilor sistemului.
SNS au un numr de n intrri i un numr de m ieiri. Aici vectorul ieirilor depinde att de valoarea
momentan a vectorului intrrilor ct i de starea momentan a sistemului, respectiv de succesiunea anterioar a
strilor sistemului. SNS funcioneaz sub aciunea unor impulsuri de tact cu frecvena de repetiie constant. Pot
avea o funcionare sincron sau asincron.

1.1. Lumea digital

Exist dou modaliti distincte de reprezentare a unei mrimi msurabile: analogic i numeric (digital).
Mrimile analogice au o variaie continu, pe cnd cele numerice au o variaie discontinu, pas cu pas.
Electronica digital s-a dezvoltat de la nceputul secolului XX (tuburi electronice), dar mai ales dup 1948,
anul descoperirii tranzistorului. Electronica digital a crescut o dezvoltare accentuat ncepnd cu 1972, anul
introducerii primului microprocesor. Prin excelen omul este o fiin analogic, adic toate informaiile pe care le
percepe din mediul nconjurtor sunt continue. Din acest motiv, tendina prezent i foarte probabil viitoare a
electronicii este de-a realiza analogic interfaa cu omul. Anumite excese cum ar fi ceasurile cu indicaie
numeric sau vitezometrele numerice ale autoturismelor au pierdut teren n faa variantelor analogice ceasul cu
ace indicatoare (dar numeric n interior), respectiv vitezometrul cu ac (dar legat la un calculator numeric). Aceasta
deoarece efortul suplimentar de procesare a mrimii reprezentate numeric este o problem suplimentar pentru
creierul uman, care poate ns interpreta instantaneu o reprezentare analogic.
n final, mai trebuie observat c lumea real n macrostructura ei este continu, dei n microstructura ei ea
este discontinu.
AVANTAJELE TEHNICILOR NUMERICE
1. Tehnica digital este ieftin. Preul circuitelor integrate numerice este n continu scdere.
2. Circuitele logice sunt mult mai puin afectate de zgomote.
3. Memorarea informaiei este simpl, ieftin i posibil la capaciti de memorare tot mai mari.
4. Precizia poate fi foarte mare. Reprezentnd mrimile pe un numr suficient de mare de bii se pot
obine precizii mult mai bune dect n tehnica analogic.
5. Operaiile pot fi programate.
6. Circuitele integrate digitale au densiti de integrare tot mai mari.
7. Proiectarea cu CID este relativ simpl.
DEZAVANTAJELE TEHNICILOR NUMERICE
Tehnicile numerice au un singur dezavantaj (major):
Lumea nconjurtoare este n cea mai mare parte analogic.

REPREZENTAREA MRIMILOR NUMERIC SAU ANALOGIC?

Acum este mult mai simplu de rspuns: toate prelucrrile interne vor fi fcute pe ct posibil n tehnica
numeric, interfaarea cu operatorul uman va utiliza mrimi analogice.
Pe msura perfecionrii tehnologiei, circuitele VLSI au evoluat prin creteri exponeniale n densitatea de
integrare i liniare n timpii de propagare. Binecunoscuta lege a lui Moore, enunat la nceputul anilor 60 i
pstreaz incredibil de bine valabilitatea i n prezent: "numrul de tranzistoare per circuit integrat se dubleaz la
fiecare 12...18 luni". Circuite ca memoriile, microprocesoarele, ariile de pori i FPGA-urile se integreaz foarte
bine n aceast lege, de vreme ce mrimi ca numrul de bii (capacitatea memoriei), numrul de pori, respectiv de
celule a crescut de asemenea exponenial (figura 1.1).
Este extrem de interesant de subliniat c exist un prag (n jurul cifrei de 1000 de elemente utile,
tranzistoare, pori, bii, celule) pentru care un tip nou de circuit se impune pe pia. Exemplele care vin s sprijine
aceast afirmaie sunt multiple, de pild ariile de pori introduse de firma Ferranti (cteva sute de pori per cip) nu
s-au bucurat de succes comercial, pe cnd ariile firmei LSI Logic (cteva mii de pori) au antrenat vnzri de peste
un miliard de dolari.

LEGEND

Figura 1.1. Progresul tehnologic dup legea lui Moore.

1.2. Clasificarea sistemelor numerice

Sistemele numerice se clasific n ordine, existnd n prezent apte ordine.
S0 ,

sistemele de ordin zero sau circuitele combinaionale au drept reprezentant poarta logic. Conectnd
corespunztor mai multe pori se obin circuite logice combinaionale (CLC), cele mai importante fiind:
codificatorul, decodificatorul, comparatorul, sumatorul, generatorul de paritate, convertorul de cod.

S1 sistemele de ordin unu sau circuitele de memorare au ca reprezentant tipic bistabilul. Conectnd corespunztor
mai multe bistabile (i eventual pori) se obin circuite secveniale, cele mai importante din acest sistem
fiind registrele de deplasare i memorare.
S2 sistemele de ordin doi sau automatele elementare sincrone au ca reprezentant tipic numrtorul. Extensia este
format de numrtoare, divizoare programabile, automate secveniale sincrone cu faciliti multiple.

Tip de circuit
a DRAM
b SRAM
c CI numeric
d Arii de pori
e Logic programabil

Element
Bii
Bii
Tranzistoare
Pori
Celule

Obiectul de studiu al acestui curs sunt sistemele de ordin 0, 1 i 2.

S3 sistemele de ordin trei sau sistemele microprogramabile tradiionale funcionau pe baza unui algoritm
implementat n microcod. Primele microprocesoare au schimbat radical aceast abordare, microcodul
nemaifiind accesibil utilizatorului. A devenit ns disponibil un set de instruciuni puternice al
microprocesorului codul main. n prezent sunt foarte puine aplicaii n care se mai cere programarea n
limbaj main sunt preferate limbajele nalte C, Java, etc. Acesta este motivul pentru care am ales
microcontrolerul i nu microprocesorul ca reprezentant tipic al acestui ordin, o serie de aplicaii simple
programndu-se direct n limbajul main al microcontrolerului. n acest context, microprocesorul nu este
extensia fireasc a microcontrolerului, ci un reprezentant mai complex (un microprocesor actual are peste 25
de milioane de tranzistoare).
S4 sistemele de calcul au ca reprezentant tipic calculatorul. Paradoxal, este destul de greu de definit un calculator
datorit progresului tehnologic accelerat care determina schimbarea unei generaii de microprocesoare la
fiecare 2 ani. Prin calculator n sensul acestui curs vom nelege un sistem programabil cu preul ntre 300
i 100.000 USD. Similar, un supercalculator va avea preul peste 100.000 USD (tipic peste 1 milion de
dolari).
S5 sistemele de ordin patru sau reeaua de calculatoare au drept reprezentant tipic reeaua local (LAN, local area
network n limba englez), amplasat ntr-o ncpere sau cldire. O reea la nivel de ora (MAN,
Metropolitan Area Network) respectiv de ntindere mare (WAN wide area network) la nivel de ar,
continent sau intercontinental. Reeaua casieriilor Renel este un bun exemplu de MAN, iar reeaua de
bancomate BCR un exemplu de WAN.
S6 sistemele de ordin ase sunt un caz special, fiind reprezentate unic de Internet, a crui extensie nu este
previzibil n viitorul apropiat.
Tabelul 1.1
Tip
Denumire sistem
1 S0
Circuite combinaionale
2 S1
Circuite de memorare
3 S2
5 S4

Automate elementare
Sisteme
microprogramabile
Sisteme de calcul

6 S5

Reeaua de calculatoare

7 S6

Reele de reele

4 S
3

Clasificarea sistemelor numerice

Reprezentant tipic
Extensie
Decodificatorul, comparatorul
Poarta logic
Bistabilul

Registrul de deplasare

Numrtorul

Divizorul programabil

Microcontrolerul

Microprocesorul modern

Supercalculatorul
Calculatorul
LAN

reeaua MAN reea metropolitan, WAN reea

naional
local
Internet

Este interesant de apreciat proporia dintre hardware i software la sistemele numerice clasificate mai
sus. La sistemele de ordin 0 i 1 partea software este 0. Primele dispozitive programabile sunt cele de
10

ordin doi, dar ele nu ruleaz propriu-zis un program ci evolueaz n funcie de un cuvnt binar.

Figura 1.2. Raportul hardware / software la sistemele numerice actuale.

Ponderea software-ului crete puternic ncepnd cu sistemele de ordin trei. La un calculator modern, costul
software-ului (oficial, nu pirat!) depete de multe ori costul hardware-ului, raportul fiind cu att mai mare cu ct
programele utilizate sunt mai specializate i deci mai scumpe. Este imposibil de imaginat un sistem de ordin cinci
fr contribuia software-ului, iar Internetul este doar o construcie soft, chiar dac se bazeaz pe sute de milioane
de calculatoare conectate la circa 100 de milioane de servere.

1.3. Niveluri logice, forme de und

Un circuit logic elementar (CLE) este un ansamblu de elemente electrice i electronice cu ajutorul crora se
efectueaz operaii logice elementare. CLE funcioneaz binar, folosind elemente sau dispozitive care se pot afla
n dou stri distincte, crora li se asociaz valorile binare 0 i 1.
Sesizarea strii n care se afl un CLE se poate face prin mai multe metode, n funcie de mrimea urmrit (o
tensiune, prezena unui curent, starea unui contact electric, etc). n prezent cea mai folosit metod folosete drept
mrime electric asociat strii CLE tensiunea electric. Sesizarea propriu-zis a strii se poate realiza prin:
- detectarea nivelului tensiunii la ieirea CCLE - logic de nivel;
- detectarea prezentei sau absenei unor impulsuri la ieirea CLE - logic de impulsuri.
n general se utilizeaz logica de nivel. n logica pozitiv se asociaz un nivel de tensiune relativ ridicat VH valorii
1 logic (Sus sau High), respectiv un nivel relativ cobort VL valorii 0 logic (Jos sau Low). Se poate opera i n
logica negativ n care aceste valori sunt inversate (figura 1.3).
n practic este mai rspndit logica de nivel pozitiv (tehnic de calcul, echipamente numerice de comand, etc),
dar exist i situaii n care ntlnim logica negativ, de exemplu la portul serial al calculatoarelor PC.
Nivelurile asociate pentru 0 i 1 logic nu sunt n fixe sau constante, ele gsindu-se ntr-un interval de valori
garantat de productor. Nivelurile de tensiune TTL sunt cuprinse ntre 0 i 0,8 V pentru 0 logic, respectiv ntre 2 i
5 V pentru 1 logic. n logica pozitiv nivelul corespunztor al tensiunii de ieire 0 logic se noteaz cu U0L sau VOL,
iar pentru 1 logic se utilizeaz U0H sau VOH. Pentru portul serial nivelul 1 logic corespunde unei tensiuni cuprinse
n intervalul -12 la -5 V, iar 0 logic unei tensiuni cuprinse ntre 5 i 12 V.

Figura 1.3. Niveluri de tensiune n logica pozitiv i negativ.

11

Figura 1.4. Impuls pozitiv (cresctor) i negativ (scztor).

Figura 1.5. Niveluri logice TTL.

Pentru impulsul reprezentat n figura 1.6 n tehnica digital se definesc trei puncte de referin temporale care
survin la atingerea pragurilor de 10%, 50 % i 90% din amplitudinea semnalului. Limea impulsului se noteaz de
obicei cu tW, timpul de ridicare cu tr iar timpul de coborre sau cdere cu tf., toi indicii provenind de la iniialele
din limba englez (width, rise, fall). Timpul de ridicare, respectiv de coborre se msoar ntre pragurile de 10% i
90% deoarece se dorete evitarea regiunilor neliniare de racordare ntre palierul i frontul impulsului.

Figura 1.6. Un impuls real.

Diagramele de semnal aferente circuitelor numerice de cele mai multe ori nu reprezint valoarea real a tensiunii
n strile 0 i 1, preferndu-se o reprezentare simplificat (figura 1.7). Primul semnal este unul periodic cu
perioada T, iar cel de-al doilea este un semnal neperiodic. Un semnal de tact este un exemplu tipic de semnal
periodic, iar o linie a unei magistrale de date este un bun exemplu de semnal neperiodic.

12

Figura 1.7. Un semnal periodic i unul neperiodic.

Caracteristice semnalelor periodice sunt frecvena,

i factorul de umplere (duty cycle) exprimat de cele

mai multe ori procentual:

1.4. Clasificarea circuitelor integrate digitale dup complexitate

n funcie de numrul de pori echivalente, circuitele integrate numerice se clasific conform tabelului de mai jos.
Limita de 12 pori la circuitele SSI provine istoric la mijlocul deceniului 7 era o performan integrarea a peste
50 de tranzistoare pe un singur cip! (Un circuit complex actual are peste 100 de milioane de tranzistoare, adic de
2.000.000 de ori mai mult!). Din acest motiv, tabelul nu este definitivat, densitatea de integrare crescnd
permanent.
Tabelul 1.3
Clasificarea circuitelor integrate logice dup numrul de pori echivalente
Tip

Scara de integrare
Integrare pe scar mic

SSI

Small-scale integration

MSI

Medium-scale integration

LSI

Large-scale integration

VLSI

ULSI

Integrare pe scar medie

Integrare pe scar mare
Integrare pe scar foarte
mare

Very
integration

large-scale

Integrare pe scar ultramare

Ultra
integration

large-scale

Numr pori
echivalente
12
12 - 99

Exemplu de circuite
Pori, bistabile
Decodificatoare, registre numr-toare,

100 9.999

Memorii de capacitate redus

10k 99.999

Microprocesoare
i
complexitate redus

100k-

microcon-trolere

de

Memorii de mare capacitate, microprocesoare

moderne

1.4.1. Tehnologii de fabricare a circuitelor integrate digitale

Realizarea CID moderne se face utiliznd tranzistoare bipolare sau MOSFET. n tehnologie bipolar se
fabric circuitele ECL (Emitter-Coupled Logic) i TTL (Transistor-Transistor Logic), ultimele fiind mai larg

13

rspndite. Cele mai rspndite tehnologii MOS sunt CMOS (Complementary MOS) i NMOS (n-channel MOS).
Circuitele SSI i MSI se produc att n tehnologie TTL ct i CMOS. Circuitele LSI, VLSI i ULSI se
produc numai n tehnologie MOS datorit densitii (mult) mai mari de integrare necesare.
1.4.2. Capsule pentru circuitele integrate
Capsulele circuitelor integrate se clasific dup modul n care aceste circuite echipeaz o plac de circuit
imprimat (cu guri sau montate pe suprafa). Capsula DIP (engl. Dual in Line Package) este reprezentantul tipic
pentru prima categorie.
Tehnologia SMT (engl. Surface-Mount Technology) utilizeaz circuite integrate ale cror pini se lipesc direct pe
cablajul imprimat. Aceast soluie permite o important economie, deoarece:
- nu mai sunt necesare guri de trecere a pinilor;
- poriunea de cablaj de pe partea opus circuitului SMT poate fi folosit pentru alte circuite sau trasee;
- circuitele SMT sunt mult mai mici dect echivalentul lor DIP (att prin dimensiunile capsulei i ct i
prin distana mai mic dintre doi pini alturai).
Tabelul 1.2
Principalele capsule SMT ale CI
Denumire Explicaie
Traducere
SOIC
Small Outline IC
PLCC
Plastic Leaded Chip Carrier
LCCC
Leadless Ceramic Chip carrier
FP
Flat Pack
SSOP
Shrink Small-Outline Package
TSSOP
Thin Shrink Small-Outline Package
TVSOP
Thin Very-Small-Outline package

1.5. Norme generale de reprezentare a schemei electrice

Reprezentarea corect i estetic a schemei electrice conduce la obinerea unor avantaje, cum ar fi:
nelegerea uoar a schemei att de autor ct i de cititor;
posibilitatea lucrului n echip;
plcerea de a citi schema.
n condiiile n care n prezent sunt disponibile o serie de programe CAD Protel, OrCad, Eagle, Circuit Maker
pentru a numi cteva maicunoscute, efortul propriu-zis de desenare este neglijabil. Nici cel mai bun program nu
suplinete ns ordonarea i aspectul plcut pe care numai un operator pedant l poate obine. n concluzie, se
recomand urmtoarele norme de reprezentare a schemei electrice:
1. Sensul de circulare a semnalelor pe schem este de la stnga la dreapta; intrrile se plaseaz la stnga
desenului, iar ieirile la dreapta.
2. Semnalele electrice vor fi denumite ct mai sugestiv chiar de mai multe ori pe aceast schem - dac de
exemplu traseul de semnal este sinuos sau este prezent pe mai multe foi de exemplu START, /RAS, RESET,
STOP (prin /RAS se simbolizeaz semnalul RAS negat notat uneori cu nRAS). Asemenea denumiri sunt
preferabile unora ca XY25 sau W2. Se mai obinuiete utilizarea notaiei Up/nDown care nseamn numrare
n SUS pentru 1 logic, respectiv n JOS pentru 0 logic.
3. Conexiunea ntre dou legturi se simbolizeaz printr-un punct ngroat. Absena punctului indic faptul c cele
dou fire nu se ating.
4. Mai multe semnale de acelai tip (o magistral de date de exemplu) pot fi simbolizate unitar printr-o linie mai
groas. Semnalele electrice intr i ies din magistral n puncte bine determinate i nominalizate ca n figura
1.8.

14

Figura 1.8. Reprezentarea unei magistrale de semnale.

5. Simbolizarea circuitelor integrate numerice
n general nu se reprezint alimentarea la circuitele logice. Acolo unde alimentarea nu este pe diagonala
cipului se va preciza lng circuit acest lucru.(Vcc pin 5,GND pin 10).
Fiecare pin al circuitului integrat va purta un nume, de preferin nscris n interiorul capsulei Acest
nume trebuie s fie sugestive relativ la funcia pinului pentru a facilita recunoaterea pe cablaj i
depanarea uoar.
Lng capsula integratului se va nota denumirea sa (de exemplu 74LS74). Dac este o poart dintr-o
capsul se poate scrie 1/4 74LS00 sau 74LS00, iar n interiorul capsulei IC4A, IC4B, IC4C sau IC4D n
loc de IC4.
6. Pentru o mai bun nelegere a schemei se pot folosi culori, cte o culoare pentru elemente similare. Sub
nici o form nu se vor reprezenta capsule cu pinii dispui ca n realitate (privire de deasupra a capsulei)
deoarece:
se complic desenul
nu se mai poate urmri funcionarea schemei

7. n schimb se vor reprezenta simbolurile funcionale ale circuitelor (aa cum sunt redate n cataloage).

Figura 1.9. O reprezentare corect a unei scheme electronice cu circuite integrate numerice.

8. Toate elementele din schema electric se vor regsi ntr-un tabel de component care va conine denumirea
componentei, codul (acolo unde este posibil), cantitatea, denumirea sub care se gsete n schema electric,
valoarea, productorul i eventual o surs secundar de aprovizionare. Acest tabel de componen este destinat
aprovizionrii cu piese n cazul produciei n serie mare.

15

Tabelul 1.4
Exemplu de tabel de componen
Componenta
C1
C2C8
J1
R1
R2
R3, R4
R5
U1, U2
U3, U4
U5, U6
U7

Valoare
100n
100n
Soclu
100
2k
510
1k
74F04
74F74
74F00
74F112

Capsula
AXIAL0.3
RAD-0.1
DIP18
AXIAL0.3
AXIAL0.3
AXIAL0.3
AXIAL0.3
DIP14
DIP14
DIP14
DIP16

Descriere
Condensator
Condensator
Conector
Rezistor
Rezistor
Rezistor
Rezistor
ase inversoare
CI, Dou bistabile de tip D
CI, Patru pori I-NU cu 2 intrri
CI, Dou bistabile de tip JK

Cantitate
1
6
1
1
1
2
1
2
2
2
1

16

2. PORI LOGICE
2.0. INTRODUCERE
2.1. CONSTANTE I VARIABILE BOOLEENE. TABELE DE ADEVR
n algebra boolean sunt dou constante: 0 i 1. n funcie de tipul de logic folosit, de tehnologia
utilizat, materializarea celor dou constante se obine prin niveluri de tensiune bine stabilite. De exemplu,
valoarea 0 logic se poate obine comod n anumite condiii prin simpla legare la mas a intrrilor unui circuit
numeric.
Variabilele booleene pot lua una din cele dou valori, 0 sau 1. O variabil care nu este 0, va fi
obligatoriu 1 i reciproc. Este important de reinut faptul c 0 i 1 nu reprezint dou numere, ci stri sau
niveluri logice. O serie de sinonime desemneaz cele dou stri logice posibile, cele mai folosite fiind
prezentate n tabelul urmtor.
Tabelul 2.1
Sinonime pentru starea logic 0, respectiv 1
Denumirea n limba romn Denumirea n limba englez
Stare logic 0 Stare logic 1
Logic 0
Logic 1
Fals
Adevrat
False
True
JOS
SUS
Low
High
NU
DA
No
Yes
Oprit
Pornit
Off
On

Tabelul de adevr este o modalitate de descriere a dependenei ieirii unui circuit logic
combinaional de valorile logice ale intrrilor. n tabelul de adevr sunt prezente toate combinaiile
posibile ale variabilelor de intrare. n tabel liniile se trec ordonat cresctor, prima coloan aferent
variabilelor de intrare corespunznd bitului mai semnificativ MSb al vectorului de intrare, iar ultima
coloan bitului mai puin semnificativ LSb.

Figura 2.1. Un circuit logic cu trei intrri i o ieire.

Tabelul de adevr
A
0
0
0
0
1
1
1
1

BC
0 0
0 1
1 0
1 1
0 0
0 1
1 0
1 1

y
0
1
0
1
0
0
0
1

Circuitul logic combinaional din figura 2.1 are trei intrri A, B i C, iar ieirea a fost notat cu y. Din
citirea tabelului 6 se poate afirma c:
y este Adevrat dac i numai dac:
A este Fals I B este Fals I C este Adevrat
A este Fals I B este Adevrat I C este Adevrat
A este Adevrat I B este Adevrat I C este Adevrat,
ceea ce se poate exprima astfel:
n continuare este prezentat tabelul de adevr al celor trei funcii elementare (NEGARE, I, SAU).
Tabelul 2.2
Tabelul de adevr al funciilor elementare
0
0
1
1

0
1
0
1

1
1
0
0

0
0
0
1

1
1
1
0

Teorem. Orice funcie poate fi realizat cu un singur tip elementar mpreun cu inversoare.

2.2 NUMERE BINARE

Majoritatea oamenilor este obinuit cu sistemul de numeraie zecimal. n tehnica numeric este mult mai
potrivit sistemul de numeraie binar care folosete baza 2 i dou numere: 0 i 1. Aceast alegere este
convenabil deoarece cele dou numere se pot reprezenta uor prin dou stri distincte ale unor mrimi
electrice (contact nchis sau deschis, nivel de tensiune ridicat sau sczut, prezena sau absena unui curent
printr-o poriune de circuit, etc.). n tehnica numeric dar mai ales n domeniul calculatoarelor sunt utilizate de
asemenea pentru scurtarea lungimii reprezentrii numerelor sistemul octal (baza de numeraie 8) i cel
hexazecimal (baza de numeraie 16).
Un numr x exprimat ntr-o baz oarecare b este o sum de puteri a bazei respective:
(2.1)
Numerele anam se numesc cifre sau digii (digits n limba englez). Fiecare cifr este cuprins ntre 0 i b-1.
Astfel, sistemul octal este format din cifrele 07, cel zecimal din cifrele 09, iar cel hexazecimal din cifrele
09, A, B, C, D, E, F. Un numr exprimat prin ecuaia 2.1 se exprim printr-un ir de cifre anan-1a1a0 , a1

a-m separate de un simbol pentru virgul. Acest simbol este virgula n literatura romn i punctul n cea

englez.

2.3. POSTULATELE I TEOREMELE ALGEBREI BOOLEENE

Postulatele i teoremele algebrei booleene permit efectuarea de operaii menite a simplifica modul de
exprimare la funciilor logice i implicit ofer posibilitatea uurrii implementrii fizice a acestor funcii.
Tabelul 2.3
T/P

Denumire

P1

Element neutru

P2

Complement

P3

Comutativitate

P4

Distributivitate

Postulatele algebrei booleene

Enun

Tabelul 2.4
Teoremele algebrei booleene
T1 Idempoten
T2 Contradicie
T3 Dubla negaie
T4 Asociativitate
T5 De Morgan
T6 Absorbie
T7

T8

T9

3. CIRCUITE LOGICE COMBINAIONALE

Sunt circuite cu n intrri, m ieiri la care vectorul variabilelor logice de ieire depinde numai de valoarea
momentan a vectorului variabilelor logice de intrare. Se fabric ca i circuite integrate distincte sau sunt
incluse n sisteme numerice integrate pe scar larg.

3.1. DECODIFICATORUL (DCD)

Funcie Servete la identificarea unui cod de intrare cu n bii prin activarea unei singure ieiri (din cele m)
corespunde codului de intrare. Fiecare ieire corespunde unei anumite combinaii a valorilor de intrare. n
n

general ntre n i m exist relaia m = 2 , dar exist i DCD la care m < 2 .

n schema bloc din figura 3.1, vectorul intrrilor este format din cele n linii notate x0, x1, ... xn-1, iar vectorul
ieirilor (active SUS n varianta a, respectiv active JOS n varianta b) din liniile y0, y1, ..., ym-1. En este o intrare
de validare care poate inhiba simultan toate ieirile DCD. n tehnologie CMOS, n seria 4000 ieirile DCD
disponibile sunt fie active SUS, fie active JOS, iar n tehnologie TTL (implicit i n seriile CMOS rapide
74HC, 74LV, etc) ieirile DCD sunt active JOS.

a.

b.

Figura 3.1. Schema bloc pentru un decodificator n:m cu validare,

a ieirile active SUS, b ieirile active JOS.

Cel mai simplu DCD are o intrare i o ieire, fiind realizat cu un inversor (figura 3.2). Un DCD 2:4 necesit 4
pori I-NU i dou inversoare, ieirile fiind active JOS.

a.

b.

Figura 3.2. DCD simple schema electric,

a DCD 1:2, ieiri active SUS, b DCD 2:4, ieiri active JOS.

Schema electric pentru un DCD 3:8 necesit 8 pori I-NU cu cte 3 intrri (figura 3.3). Intrrile se aplic
prin perechi de inversoare pentru a asigura ca fiecare intrare s reprezinte o singur sarcin (TTL).
Schema se poate completa cu un circuit de validare (figura 3.4). Dac circuitul nu este validat, toate ieirile

22

DCD sunt n starea 1. Pentru validare este necesar ca E2 = 1, E1A = E2B = 0.

Figura 3.3. Structura unui DCD 3:8.

Fiecrei ieiri i corespunde un circuit I-NU, ceea ce face ca ieirile circuitului s fie active pe 0. Acest lucru
nseamn c ieirea activat este pe 0 iar toate celelalte ieiri sunt pe 1. De exemplu: pentru x0 = 1, x1 = 0, x2 =
1, ieirea
este pe 0 i toate celelalte sunt 1.
Decodificatorul din figura 3.4 realizat n tehnologie TTL (74LS138) este foarte rspndit n aplicaii datorit
versatilitii oferite de validarea multipl.

Figura 3.4. Un DCD 3:8 foarte rspndit, 74LS138.

3.1.1. Alte tipuri de decodificatoare

Principalele DCD realizate n tehnologie TTL sunt (figura 3.5):
74LS42 DCD care servete pentru decodificarea cifrelor zecimale de la 0,..,9, codificate binar.
n

Aici m < 2 (DCD 4:10), fr intrare de validare.

74LS139 conine dou decodificatoare binare 2:4 complet independente, fiecare decodificator
avnd n = 2 i m = 4 i are o intrare de validare proprie activ pe 0.
74LS138 DCD 3:8 conine un DCD 3:8 avnd n = 3 i m = 8 i are 3 intrri de validare active
pe 0 (2), respectiv pe 1 (o intrare).
74LS154 decodificator binar avnd n = 4 i m = 13 (DCD 4:13).

23

Figura 3.5. DCD n tehnologie TTL.

Principalele DCD realizate n tehnologie CMOS sunt (figura 3.3):

4555 conine dou DCD 2:4 independente cu ieirile active SUS, fiecare avnd n = 2 i m = 4, o
intrare de validare proprie activ JOS.
4553 conine dou DCD 2:4 independente cu ieirile active JOS, fiecare avnd n = 2 i m = 4, o
intrare de validare proprie activ JOS.
4028 DCD 4:10 avnd n = 4 i m = 10, cu ieiri active SUS fr nici o intrare de validare.
4514 DCD 4:13 cu ieiri active SUS, intrare de validare activ JOS, avnd n = 4 i m = 13.
4515 DCD 4:13 cu ieiri i intrare de validare active JOS, avnd n = 4 i m = 13.

Figura 3.3. DCD n tehnologie CMOS.

O categorie aparte de decodificatoare sunt utilizate pentru comanda afiajelor cu 7 segmente (figura 3.7). n
tehnologie CMOS se fabric circuitele 4511 i 4513, cu 4 intrri i 7 ieiri, iar n tehnologie TTL se produc
circuite pereche (74LS47 i 74LS247 pentru afiaje cu anod comun, respectiv 74LS48 i 74LS248 pentru
circuite cu catod comun).
4511 este un latch, decodificator i etaj de ieire capabil s furnizeze la ieire un curent de 25 mA,
potrivit pentru comanda afiajelor cu catod comun (LED). Poate afia doar cifrele 0...9, pe care le
poate i memora de altfel.
4543 este un latch, decodificator i etaj de ieire capabil s furnizeze la ieire un curent de 25 mA,
potrivit pentru comanda afiajelor cu catod comun (LED), dac PH = 1 logic, a afiajelor cu anod
comun (LED), dac PH = 0 logic, respectiv a afiajelor cu cristale lichide (LCD). Poate afia doar
cifrele 0...9, pe care le poate i memora de altfel.
74LS47 i 74LS247 sunt decodificatoare realizate pentru comanda afiajelor cu anod comun, care
pot afia 13 combinaii (cifrele 0...9 i alte 5 semne, plus afiaj stins).
74LS48 i 74LS248 sunt decodificatoare realizate pentru comanda afiajelor cu catod comun,

24

care pot afia 13 combinaii (cifrele 0...9 i alte 5 semne, plus afiaj stins).

Figura 3.7. DCD binar 7 segmente.

3.1.2. Extinderea capacitii de decodificare

Extinderea capacitii este una din cele mai comune probleme din aria de utilizare a circuitelor integrate
digitale, aplicabil practic la toate tipurile de circuite logice: decodificatoare, codificatoare, multiplexoare,
numrtoare, memorii, etc. Pentru decodificatoare extinderea tipic se realizeaz dup schema din figura 3.8,
n care U4A este utilizat pentru validarea unui singur DCD dintre U0 - U3, n funcie de combinaia variabilelor
x4, x3.

Figura 3.8. Obinerea unui DCD 5:32 cu validare.

Combinaiile variabilelor x4 - x0 sunt prezentate n tabelul 3.1. nEN este o intrare global de validare; pentru
nEN = 1, toate ieirile sunt inactive (1 logic). De obicei x4 - x0 sunt bii de adres, rangurile mai semnificative
fiind utilizate pentru selecia decodificatorului activ (x4 x3 selecteaz U0 U3), iar rangurile mai puin
semnificative o anumit ieire dintr-un DCD (x2 x0 selecteaz una din cele 8 ieiri ale unui DCD).

25

Versatilitatea intrrilor de validare de la 74LS138 permite o implementare mai simpl a extinderii (figura 3.9),
prin utilizarea unui circuit inversor i renunarea la posibilitatea validrii globale.
Tabelul 3.1
nE x4 x3

Funcionarea DCD 5:32 cu validare

x2 x1 x0 DCD Ieire activ

1
0

x
0

X
0

x
0

x
0

x
0

U0

nY0

U0

nY1

.
0

.
0

.
0

.
1

.
1

.
1

.
U0

.
nY7

0
.
0

0
.
0

1
.
1

0
.
1

0
.
1

0
.
1

U1
.
U1

nY8
.
nY15

U2

nY13

.
0

.
1

.
0

.
1

.
1

.
1

.
U2

.
nY23

U3

nY24

.
0

.
1

.
1

.
1

.
1

.
1

.
U3

.
nY31

Figura 3.9. Obinerea unui DCD 5:32, varianta a II-a.

ntr-un microsistem DCD se utilizeaz la selecia diferitelor circuite integrate sau porturi. Un circuit complex
(port) poate rspunde la mai multe adrese adiacente (de exemplu circuitul Intel 8255 are o intrare de selecie
circuit nCS i dou linii de adres A0 i A1, coninnd astfel 4 porturi 3 de date i unul de comand).

26

Decodificarea adreselor se poate face complet, caz n care toate liniile de adres ajung la DCD sau incomplet
doar o parte din liniile de adres i sau adrese sunt decodificate. Exemplele din figurile 3.8 i 3.9 sunt
decodificri complete, pe cnd cea din figura 3.10 este incomplet.

Figura 3.10. Decodificare incomplet a magistralei de adrese ntr-un microsistem.

Tabelul 3.2
Decodificare complet i incomplet cu explicarea spaiului de adresare
nEN

A7

A3

A5

A4

A3

A2

A1

A0

nCS

1
0
0
0
0
0
0
0
0
.
0
0
0
.
0

X
0
0
0
0
1
1
1
1
.
1
1
1
.
1

X
0
0
1
1
0
0
1
1
.
1
1
1
.
1

X
0
1
0
1
0
1
0
0
.
0
1
1
.
1

X
X
X
X
X
X
X
0
0
.
1
0
0
.
1

X
X
X
X
X
X
X
0
0
.
1
0
0
.
1

X
X
X
X
X
X
X
0
1
.
1
0
1
.
1

X
X
X
X
X
X
X
X
X
.
X
X
X
.
X

X
X
X
X
X
X
X
X
X
.
X
X
X
.
X

nCS0
nCS1
nCS2
nCS3
nCS4
nCS5
nCS3
nCS7
.
nCS13
nCS14
nCS15
.
nCS21

Domeniu
adresare
0x00 0x1F
0x20 0x3F
0x40 0x4F
0x30 0x7F
0x80 0x9F
0xA0 0xBF
0xC0 0xC3
0xC4 0xC7
.
0xDC 0xDF
0xE0 0xE3
0xE4 0xE7
.
0xFC 0xFF

Exemple de trunchiere
0x00, 0x04,..., 0x1C
0x21, 0x25,..., 0x3D
0x42, 0x43,..., 0x5E
0x33, 0x37,..., 0x9F
0x81, 0x85,..., 0x9D
0xA3, 0xA7,..., 0xBF
.
.
-

DCD
1
1
1
1
1
1
1, 2
1, 2
.
1, 2
1, 3
1, 3
.
1, 3

3.1.3. Aplicaii ale decodoficatoarelor

1. Identificarea unui cod este chiar funcia fundamental a unui DCD.
2. Implementarea funciilor logice cu n variabile, unde n corespunde cu numrul de intrri de cod ale DCD.
Implementarea funciilor logice folosind DCD este foarte avantajoas pentru c ieirile unui DCD binar

27

reprezint termenii
din exprimarea canonic disjunctiv a funciilor logice. Numrul funciilor (de acelai
numr de variabile binare) ce pot fi implementate nu este limitat dect de factorul de branament la ieire, ce
corespunde ieirilor DCD. Exist dou variante de implementare: DCD i o poart I-NU, respectiv un DCD
i o poart I.
n primul caz la intrrile circuitului I-NU se conecteaz ieirile DCD ce corespund termenilor cuprini n
funcie. Pentru a doua variant, la intrrile circuitului I se conecteaz ieirile DCD ce corespund termenilor
necuprini n funcia F.
Fie funcia F = P0 + P3 + P5. n acest caz n = 3 i se poate utiliza un DCD 3:8.
Varianta DCD + I-NU

Varianta DCD + I
, adic

Figura 3.11. Implementarea de funcii cu DCD i pori.

Pentru reducerea numrului de circuite, n cazul funciilor de 3 variabile se utilizeaz varianta cu pori I-NU
pentru funcii cu maxim 4 termeni P, iar varianta cu I atunci cnd numrul termenilor care nu apar n funcie
este mai mic de 4. n tehnologie TTL circuitele I-NU se fabric cu 2, 3, 4, 8, 13 intrri, pe cnd circuitele I
se fabric cu 2, 3, 4 intrri.
3. Comanda afiajelor cu 7 segmente. Schemele electrice din figurile 3.9 i 3.10 sunt evident incomplete,
lipsind rezistoarele de limitare a curentului prin segmente. Acestea se conecteaz n serie cu ieirile DCD i au
o valoare tipic de 330. n ambele figuri este redat situaia afirii semnului corespunztor la 11002 = 0x0C.
Intrarea nLT (Lamp Test) activ JOS determin atunci cnd este trecut n 0 logic aprinderea tuturor
segmentelor, permind astfel verificarea afiajului. nRBI (Ripple Blank Input) este intrarea de mascare a
zerourilor nesemnificative, iar nRBO este ieirea corespunztoare. Pinul nRBO ofer i funcia suplimentar
de tergere (BI Blanking Input) prin care se poate comanda stingerea tuturor segmentelor afiajului.

28

Figura 3.12. Afiaje cu anod comun comandate de circuitele TTL 74LS47, respectiv 74LS247.

Figura 3.13. Afiaje cu catod comun comandate de circuitele TTL 74LS47, respectiv 74LS247.

Figura 3.14. Afiaj cu trei cifre configuraie standard.

29

Figura 3.15. Afiaj cu trei cifre mascarea zeroului semnificativ.

Intrarea RBI permite stingerea zerourilor nesemnificative atunci cnd este conectat la ieirea RBO a
decodificatorului de rang imediat adiacent.

Figura 3.13. Afiaj cu trei cifre testarea segmentelor.

Figura 3.17. Afiaj cu trei cifre cu zero n poziia cea mai puin semnificativ.

30

Figura 3.18. Afiaj cu trei cifre mascarea zeroului mai puin semnificativ.

Pentru un numr mai mare de cifre comandate se folosesc tehnici de multiplexare a afirii, care vor fi
prezentate la x.x.

4. Utilizarea unui DCD 4:10 fr intrare de validare ca DCD 3/8 cu intrare de validare.
Se realizeaz utiliznd intrarea de rang semnificativ, notat x3, D sau A3 ca intrare de validare activ jos
(nEN). Se pot folosi doar ieirile nY0 nY7 ale DCD.
5. Tem. S se proiecteze un circuit cu 4 intrri care s semnalizeze momentele n care exact una dintre intrri
este 1 logic.
Rezolvare: sunt necesare un DCD 4/13 cu ieiri active sus i o poart SAU cu 4 intrri.

3.2. DEMULTIPLEXORUL (DMUX)

Funcie. Asigur transmiterea datelor de la o singur surs de date la m receptoare succesive. Selecia
receptorului se realizeaz printr-un cod de selecie de

bii.

Figura 3.20. Demultiplexorul schema bloc de utilizare.

Funcia definit anterior sugereaz posibilitatea de a folosi orice DCD care are cel puin o intrare de validare
pentru realizarea unui DMUX. Modul n care un DCD 74LS138 devine DMUX i noua semnificaie a
intrrilor este ilustrat n figura 3.21. Considernd codul de selecie A = 1, B = 1, C = 0, datele prezente la
intrarea de date Di se vor regsi la ieirea L3 dac i numai dac circuitul este validat corect, deoarece
. Datele transmise serial sufer dou inversri, deci ajung la receptorul selectat
neinversate. n cazul n care Di se conecteaz la G1, datele ajung la receptoare complementate (dac G2 = Di i
G1A = G1B = 0, atunci L3 =

).

31

Figura 3.21. Utilizarea unui DCD ca DMUX.

a. fr inversare; b. cu inversare.

3.2.1. Extinderea capacitii de demultiplexare

Extinderea capacitii de demultiplexare se realizeaz similar cu extinderea decodificrii. De exemplu dou
DCD 4:13 se pot folosi ca un DCD 5:32 sau DMUX cu 32 linii de ieire i cod de selecie de 5 bii.

3.2.2. Aplicaii
Comanda n impulsuri a unui motor de curent continuu cu punte H i DMUX.
n acionrile electrice un motor de curent continuu se comand cel mai adesea modulnd n durat un semnal
dreptunghiular de frecven fix. Tensiunea medie la bornele motorului este direct proporional cu factorul de
umplere al semnalului PWM (pulse-width modulation) de comand. Aceast metod simpl permite variaia n
limite largi a turaiei unui motor de curent continuu, dar nu i modificarea sensului de rotaie caz n care este
necesar utilizarea unei puni H.
O punte H se poate realiza i cu tranzistoare (bipolare sau MOS), dar n cazul cel mai simplu o punte integrat
satisface cerinele pentru puteri mici-medii.
TA 8050P este o punte H integrat cu tranzistoare bipolare produse de firma Toshiba, care are urmtoarele
caracteristici:
Comanda bidirecional a motorului de curent continuu;
Patru moduri de operare: Direct, Invers, Stop i Frnare;
Comanda se face cu nivelurid e tensiune TTL;
curent comandat: 1,5 A;
Tensiuni de alimentare recomandate cuprinse ntre 3 V i 13 V;
Diode de protecie mpotriva tensiunii de autoinduse;
Protecie integrat la:
- Scurtcircuit;
- Supranclzire;
- Supratensiune;
Capsul HSIP cu 7 pini.

32

Schema tipic de utilizare este cea din figura 3.22, iar tabelul de funcionare 3.x.

Tabelul 3.x
Comanda punii TA 8050P
Ieire
Mod de lucru

Intrare

Di1 Di2
0
0 OFF (HiZ) OFF (HiZ)
0
1
L
H
1
0
H
L
1
1
L
L

M(+) M(-)
Stop
Invers
Direct
Frnare

Figura 3.22. Schema de aplicaie a punii H.

3.3. MULTIPLEXORUL (MUX)

Funcie. Permite transmiterea succesiv a datelor de la m surse de date la un receptor unic.
n cazul general, un MUX este prevzut cu:
m canale de date de intrare de cte b bii;
un canal ieire pe b bii;
un cod de selecie a canalului de intrare cu n bii unde n = log2 m;
o intrare de validare a funcionrii.

Figura 3.24. Schema funcional a unui multiplexor i simbolul unui MUX 8:1.

33

Cel mai simplu MUX are 2 intrri i o ieire (figura 3.25.a). Un MUX 4:1 necesit 4 pori I-NU, o poart
SAU i minim 3 inversoare (figura 3.25.b).

a.

b.

Figura 3.25. MUX simple schema electric,

a MUX 2:1, b MUX 4:1.

3.3.1. Exemple de multiplexoare TTL

74LS151 (figura 3.23):
Este un multiplexor cu m = 8 canale de intrare, n = log2 m = 3 linii de selecie i un canal de ieire de b = 1 bit.
Ecuaia care descrie funcionarea MUX 74LS151 este:

Figura 3.23. MUX 74LS151.

34

 74LS251:
Are o structur asemntoare cu 74LS151 (m = 8, n = 3, b = 1), fa de care prezint ns urmtoarele
deosebiri:
- ieirile Y i

sunt de tip trei stri, validate de semnalul

activ pe 0 (Output Enable), aa

cum se poate observa n figura 3.27. Nu mai exist (i nici nu mai este necesar) intrarea
(nlocuit cu
). Dac
, ambele ieiri sunt n stare de impedan ridicat HiZ.
- sunt circuite utilizate pentru conectare la magistrale

Figura 3.27. Ieirea multiplexorului 74LS251.

74LS157 (figura 3.28).

Este un multiplexor cvadruplu 2:1 cu intrare de validare, avnd m = 4 canale, b = 2 bii, n = 1 bit. Funcionare:
Dac

, liniile L1, L2 vor fi 0 logic, iar ieirile Y0,,Y3 vor fi de asemenea 0 logic.

Dac

, porile P1, P2 funcioneaz pentru semnalul de selecie ca inversoare; pentru S = 0 sunt selectate

intrrile I0a, I0b, I0c, I0d, iar pentru S = 1 sunt selectate intrrile I1a, I1b, I1c, I1d.

Figura 3.28. Multiplexor cvadruplu 2:1 cu intrare de validare, 74LS157.

35

Figura 3.29. Multiplexoare n tehnologie TTL.

Figura 3.30. Multiplexoare n tehnologie CMOS.

3.3.1. Extinderea capacitii de multiplexare

1. Extinderea numrului de canale m, fr modificarea numrului de bii b pe canal.
2. Extinderea numrului de bii b, fr modificarea numrului de canale m.
3. Extinderea numrului de canale m i a numrului de bii b pe canal.

3.3.2. Aplicaii ale multiplexoarelor

1. Transmiterea succesiv a datelor de la m surse de date la un singur receptor (aplicaia
fundamental):

36

Figura 3.31. Multiplexor utilizat pentru transmisia succesiv a informaiei.

CNT este un numrtor binar modulo m. Cnd este activat, intrarea nCLR determin tergerea numrtorului.
Aplicarea unui impuls de tact Clk determin incrementarea codului de la ieirea CNT. Se selecteaz astfel
n

succesiv cele m = 2 canale de date, iar informaia prezent la intrare este transferat succesiv la receptorul Rx.
2. Conversia paralel-serie a unui cuvnt binar cu m bii
Se folosete un MUX cu m canale de cte 1 bit. De exemplu pentru conversia paralel-serie a unui cuvnt binar
se poate folosi MUX 74LS151. Cei 8 bii aplicai paralel la intrrile de date, apar succesiv la ieire, bit dup
bit. Dup 8 impulsuri de tact (CK) la ieire se obine ntregul cuvnt, n form serial.

Figura 3.32. Conversia paralel serie cu MUX 74LS151.

3. Implementarea funciilor logice

Spre deosebire de decodificator care permite teoretic implementarea unui numr ori ct de mare de funcii n
acelai timp, multiplexorul are o singur ieire. Acest lucru permite implementarea doar a unei singure funcii
logice (respectiv a valorii negate a acesteia). Se utilizeaz n acest scop multiplexoare care au b = 1. Pot fi
implementate funcii cu un numr de variabile egale cu numrul de bii ai codului de selecie n. Implementarea
se bazeaz pe relaia care exprima variabila de ieire Y n funcie de codul de selecie i datele de intrare.
Exemplul 1. Fie F =P1 + P3 + P5 + P3. Se noteaz cu A, B, C intrrile aferente variabilelor binare.

Pentru ca la ieirea Y s se gseasc funcia F, se dau urmtoarele valori intrrilor: I1 = I3 = I5 = I3 = 1, I0 = I2

= I4 = I7 = 0

37

Dac se dorete utilizarea ieirii

, se pun pe 0 intrrile Ii care corespund termenilor P existeni n funcie i

pe 1 intrrile Ii ce corespund termenilor P care lipsesc din funcie. n exemplul de mai sus, pentru ca

= F se

dau urmtoarele valori intrrilor: I1 = I3 = I5 = I3 = 0, I0 = I2 = I4 = I7 = 1.

Figura 3.33. Implementarea unei funcii cu MUX.

Exemplul 2. n afar de situaia descris anterior, este de menionat c este posibil implementarea unei
funcii de n + k variabile binare cu ajutorul unui multiplexor cu n bii ai codului de selecie, dac numrul
termenilor P din funcia F nu depete numrul canalelor de intrri m.
Pentru 74LS151: codul de selecie fiind pe 3 bii, k = 1 - ceea ce corespunde la 4 variabile de intrare, iar
numrul termenilor P trebuie s fie cel mult egal cu 8.

Figura 3.34. Implementarea unei funcii cu multiplexor varianta a II-a.

Fie F= P2 + P3 + P11 + P12 + P15. Este o funcie de 4 variabile, dar implementarea se poate face cu un
3

multiplexor avnd n = 3 deoarece numrul termenilor P este mai mic dect m = 2 = 8. Se rescrie funcia:

Dac se folosete 74LS151 i ieirea Y, la intrrile de date se aplic:

I0 = I1 = I5 = I3 =0, I2 =

, I3 = 1, I4 = D, 0, D7 = D, iar

(figura 3.34).

38

3.4. CODIFICATORUL (CD)

CD furnizeaz la ieire un cod de n bii corespunztor aceleia dintre cele m intrri ale sale care este activat
(numrul de linii intrri este m, iar numrul biilor codului de ieire este n).
n situaia n care fiecrei linii de intrri i corespunde un cod distinct este valabil relaia: n log2 m.
Exemplificarea structurii interne a unui codificator se face considernd codificarea binar a cifrelor zecimale
0,, 9. n acest caz sunt necesare m = 10 intrri iar numrul de bii ai codului de ieire este n log2 10 = 3,33.
Numrul de bii trebuie s fie un numr ntreg i deci n 4. Reprezentarea simbolic a unui astfel de CD este:

Figura 3.35. Schema bloc a unui codificator BCD.

4 bii sunt suficieni pentru codificarea a 13 intrri. 3 dintre codurile valorilor logice posibile nu se vor utiliza.
Presupunem ca din cele 13 se aleg primele 10 coduri n ordine natural cresctoare. Rezult tabelul de
funcionare 3.3.
Tabelul 3.3
Funcionarea codificatorului BCD
Linia activ Y3 Y2 Y1 Y0
I0
I1
I2
I3
I4
I5
I3
I7

0
0
0
0
0
0
0
0
1
1

0
0
0
0
1
1
1
1
0
0

0
0
1
1
0
0
1
1
0
0

0
1
0
1
0
1
0
1
0
1

I8
I9

Funciile binare ce corespund celor 4 ieiri sunt:

39

n aceste funcii nu intervine I0 - dac intrrile I1,....I9 sunt inactive (0), codul de ieire trebuie s fie
0.

Dezavantajul principal al codificatoarelor (denumite neprioritare) este c nu funcioneaz corect n situaii n

care se activeaz simultan dou sau mai multe intrri. Dac se activeaz de exemplu simultan intrrile I3 i I9,
atunci codul de ieire este 1 1 1 1.
CD se pot utiliza n aplicaii n care nu sunt activate simultan dou sau mai multe intrri. Codificatoarele nu se
fabric ca i circuite integrate distincte, ele fac parte din circuite mai complexe.

Figura 3.33. Schema electric a codificatorului BCD.

3.4.1. Codificatoare prioritare

Codificatoarele prioritare (CDP):
nltur dezavantajele CD (neprioritare)
CDP se fabric i sub forma unor CI distincte, dar pot fi integrate ca subcircuite.
n cazul activrii simultane a dou sau mai multe intrri furnizeaz la ieire codul
corespunztor intrrii cu cea mai mare prioritate dintre cele activate.
Codificatoarele prioritare asigur atribuirea unor prioriti intrrilor. Uzual intrarea cu indice mai mare este
prioritar fa de intrrile cu indicele mai mic. n cazul activrii simultane a dou sau mai multe intrri, codul
de ieire va corespunde intrrii cu prioritate maxim.
n cazul CDP prioritatea scade cu scderea indicelui intrrii. Gradul de prioritate al intrrii se stabilete prin
structura circuitului integrat. Reprezentarea simbolic pentru CDP cu m = 8, n = 3 bii: EI valideaz
funcionarea circuitului. EO este utilizat pentru validarea intrrii EI a unui circuit similar cu intrri avnd
prioritate imediat inferioar (atunci cnd se dorete extinderea numrului de intrri, de exemplu de la 8 la 13).

40

Figura 3.37. Schema bloc a codificatorului prioritar.

EI Enable Input - valideaz circuitul.

EO Enable Output (ieire de validare), care este activ cnd CDP este validat (EI = 1) i cnd nici una dintre
intrrile I0, I1, ...,I7 nu este activat
EO este utilizat pentru validarea unui alt circuit similar cu acesta, cu grad de prioritate mai mic, n cazul n
care nu este activat nici o intrare I0, I1, ...,I7. Circuitul validat corespunde unor intrri cu prioritate inferioara
lui I0.
Structura unui CDP: considerm un CDP cu 8 intrri i 3 ieiri. Prima etap o constituie reprezentarea
tabelului de funcionare pentru un codificator neprioritar cu 8 intrri i un cod de ieire pe 3 bii.
Tabelul 3.x
Funcionarea codificatorului neprioritar
Intrare
Ieiri
activ
Y2 Y1 Y0
I7
I3
I5
I4
I3
I2
I1

1
1
1
1
0
0
0
0

1
1
0
0
1
1
0
0

1
0
1
0
1
0
1
0

I0

Pentru a obine un CDP fiecrei intrri i se atribuie o anumit prioritate prin intermediul unei
variabile intermediare Z. Folosind aceast substituire, funciile de ieire pentru CDP sunt:

(3.1)
41

Z7 = I7 corespunde celei mai prioritare intrri;

Z3 =

dac I7 nu este activat, I3 rmne cea mai prioritar intrare;

Z5 =
dac I7 i I3 nu sunt activate, I5 rmne cea mai prioritar intrare;

nlocuind n (3.1) pe Z se obin funciile Y = f (Z), care apoi se minimizeaz.

Figura 3.38. Codificatoare prioritare TTL (74LS147 - BCD, 74LS148 - octal).

Exemplu de CDP frecvent utilizat: 74LS148

toate intrrile i ieirile sunt active pe 0
exist o intrare de validare nEI, activ pe 0
codul de ieire este pe 3 bii
nEO va fi activ (pe 0) dac circuitul este validat i nici una dintre intrrile I0,,I7 nu este
activat

GS (group select) selecie de grup. Aceasta este activ dac circuitul este validat i cel
puin una dintre intrrile circuitului este activ

3.4.2. Extinderea numrului de intrri la CDP

Dac se dorete un CDP cu 13 intrri, folosim dou CDP74LS148.
a.) Circuitele 1 i 2 au intrri active pe 0. Dac circuitul 1 are cel puin o intrare activ
,
atunci circuitul 2 nu este validat. Codul de ieire va corespunde intrrii activate celei mai prioritare a
circuitului 1. GS va fi 1. (de exemplu cnd cea mai prioritar intrare este I10 se obine la ieire codul
Y3Y2Y1Y0 1010, Y3 = 1 deoarece EO1= 0).
b.) Dac circuitul 1 nu are nici o intrare activ
, atunci circuitul 2 este validat. Dac una din
intrrile circuitului 2 este activ, atunci GS=1 (dac de ex. nici una din intrrile I15,...,I8 nu este activ
Y3=0, Y2, Y1, Y0 corespund intrrii celei mai prioritare a circuitului 2, de exemplu I5 : Y3Y2Y1Y0
0101
c.) Nici o intrare nu este activ. n aceast situaie ambele circuite sunt validate, dar neavnd nici o
intrare activ, codul de ieire este Y3Y2Y1Y0 0 0 0 0, iar GS=0.
Principala aplicaie a unui astfel de circuit l constituie arbitrarea ntreruperilor ntr-un microsistem. n
funcionarea unui microsistem are loc prelucrarea informaiei ntr-o succesiune stabilit ntr-un program
principal. Microsistemul este interconectat cu periferice. Programul principal poate fi ntrerupt printr-o
solicitare din partea unui periferic. Solicitarea de ntrerupere pentru satisfacerea unei solicitri a perifericului

42

are loc astfel: perifericul pune pe 0 linia de intrare care-i corespunde; se activeaz GS trecnd pe 1,
atenionnd microsistemul c a fost cerut o ntrerupere. Microsistemul termin seciunea n lucru din
programul principal i trece la deservirea ntreruperii. El citete codul de ieire al CDP, cod care determin
pentru fiecare periferic adresa subrutinei de deservire a perifericului. Dup terminarea acestei subrutine,
microsistemul revine la programul principal. Dac mai sunt i alte cereri, microsistemul le deservete n
ordinea prioritii, pn cnd GS = 0.

Figura 3.39. Extinderea capacitii de codificare activarea intrrii 2.

Figura 3.40. Intrrile 2 i 7 activate simultan.

43

Figura 3.41. Intrrile 2, 7 i 14 activate simultan.

3.5. COMPARATORUL NUMERIC (CN)

Are funcia de a stabili valoarea relativ a dou numere binare, A i B, care au acelai numr de bii.
Dac numrul de bii este b, CN are 2b intrri i n general, trei ieiri:
Fe = 1 A = B (egal);
Fs = 1 A > B (superior);
Fi = 1 A < B (inferior).
Observaie: n unele circuite exist doar Fe i Fs, iar Fi se deduce.
Pentru a analiza structura unui comparator se are n vedere comparatorul elementar pentru doi bii ak, bk,
(rangul k al numerelor A i B). Un comparator pentru un numr de b bii se compune din b comparatoare
elementare pentru numere de cte un bit (acelai bit pentru A i B) i din alte circuite combinaionale
auxiliare.

3.5.1. Comparatoare elementare

Pentru a determina egalitatea dintre ak i bk se scrie relaia:

Figura 3.42. Comparator elementar pe 1 bit.

44

Pentru a obine fsk si fik se folosete cte un circuit I cu dou intrri, una din ele fiind complementat.
Tabelul 3.1
Definirea funciilor fek, fsk i fik
ak bk fek fsk fik
0
0
1
1

0
1
0
1

1
0
0
1

0
0
1
0

0
1
0
0

Figura 3.43. Obinerea funciilor fek, fsk i fik.

3.5.2. Comparatoare pe 4 bii

Fie numerele A i B, reprezentate pe 4 bii: A [A0, A1, A2, A3] i B [B0, B1, B2, B3].
a) Condiia de egalitate ntre A i B este ndeplinit atunci cnd toi biii de acelai rang din A i B au valori
egale. n cazul discutat pentru 4 bii, aceast condiie se scrie:

b) Condiia de superioritate ntre 2 numere binare A i B (A > B), notat Fs se scrie astfel:
A > B dac a3 > b3 SAU (a3 = b3 I a2 > b2) SAU (a3 = b3 I a2 = b2 I a1 > b1) SAU (a3 = b3 I a2 = b2
I a1 = b1 I a0 > b0), adic:

c) Similar
Dintre valorile Fe, Fs, Fi numai una este adevrat la un moment dat, iar
. Comparatorul se poate realiza n consecin i cu dou ieiri Fe, Fs, iar

,
. Evident Fi

necesit un circuit combinaional suplimentar, ceea ce implic o diferen temporal ntre apariia Fe, Fs pe de
o parte i Fi pe de alt parte. Dac acest defazaj este deranjant, o soluie simpl este ntrzierea cu un circuit
neinversor (de exemplu o poart I) a ieirilor Fe i Fs.

45

Implementarea lui Fe: Dac se realizeaz compararea pentru biii 0...3, = 1.

Figura 3.44. Obinerea funciei Fe.

Implementarea lui Fs: Dac se compar biii 4...7, se face conectarea: la F

a circuitului anterior. Dac se

compar biii 0...3, se leag la 0 (similar se leag la mas).

Figura 3.45. Obinerea funciei Fs.

3.5.3. Exemplu de comparator TTL

74LS85 este un comparator pentru dou numere binare de cte 4 bii. Are 3 intrri de interconectare ',
destinate unui alt comparator cu semnificaie imediat inferioar.

46

Figura 3.43. Comparator integrat pe 4 bii, 74LS85.

3.5.4. Extinderea capacitii de comparare

Comparatorul 1 are influen asupra deciziei comparatorului 2, doar dac simultan A4 = B4, A5 = B5, A3 = B3,
A7 = B7 .

Figura 3.47. Comparator TTL pe 8 bii.

3.5.5. Aplicaie 74LS85 diagrame de semnal pentru comparatorul pe 8 bii

47

Figura 3.48. Funcionarea comparatorului pe 8 bii.

Figura 3.49. Diagrame de semnal pentru comparatorul din figura 3.48.

3.5.3. Comparator MSI pe 8 bii

Figura 3.50. Comparator complet pe 8 bii.

74LS382 are 2 x 8 intrri active pe 1 i dou ieiri

active pe 0.

48

3.5.7. Tem
Pentru un comparator de tip 74LS85 la care Fe = 1, s se completeze n diagrama de semnal de mai jos
variaia Fe, Fi, Fs.

Figura 3.51. Diagrame de semnal.

3.6. DETECTORUL I GENERATORUL DE PARITATE SAU IMPARITATE

Este utilizat pentru detectarea erorilor de transmisie a informaiei binare. Funcia este un circuit logic
combinaional care determina paritatea sau imparitatea numrului de variabile de intrare egal cu 1, genernd
un bit de paritate sau imparitate. Un astfel de detector se bazeaz pe detectoare elementare de imparitate cu
dou intrri (circuit SAU-EXCLUSIV).
Tabelul 3.x
Funcionarea porii SAU-EXCLUSIV ca generator de imparitate
I1 I2 IMP
0
0
1
1

0
1
0
1

0
1
1
0

Figura 3.52. Generator de imparitate din poarta SAU-EXCLUSIV.

Structura detectorului poate fi n lan sau arborescent.

a. Structura n lan. La aceasta structura trebuie s inem seama de:
pentru n intrri sunt necesare n-1 circuite XOR
timpul de propagare pe traseul critic: tp = (n - 1) tpXOR
numrul de intrri n poate fi un numr par, ct i impar

49

b. Structura arborescent. La aceast structur trebuie s inem seama de:

pentru n intrri sunt necesare n - 1 circuite XOR;
timpul de propagare tp = (log2 n) tpXOR este mai mic dect la structura n lan;
numrul de intrri n trebuie sa fie un numr par.

Figura 3.53. Generator de imparitate cu structur n lan.

Figura 3.54. Generator de imparitate cu structur arborescent.

Orice detector de imparitate se poate transforma intr-unul de paritate prin folosirea unui inversor suplimentar.
Astfel de circuite permit utilizatorului, n funcie de aplicaie, s aleag funcia ndeplinit, stabilind printr-un
bit dac circuitul funcioneaz ca un detector de paritate sau imparitate.

Figura 3.55. Generator de paritate / imparitate selectabil.

(P = 1 inversor P = 0 neinversor)

n prezent se folosesc:
74HC180
are 8 intrri; 2 ieiri PAR i IMPAR; 2 intrri de interconectare;
structura arborescent;
se folosete pentru detectarea erorilor de transmisie.

50

74LS280
are 9 intrri; 2 ieiri PAR i IMPAR
structura in lan
este folosit pentru detectarea erorilor de memorare ale unui cuvnt binar cu 8 bii. Verific
dac informaia citit din memorie are aceeai paritate ca i cea nscris. n afar de cei 8 bii
memoria trebuie s asigure i memoria de paritate.
0 1 2 3 4 5 3 7 P

n cazul unei linii de transmisie exista cmpuri electromagnetice care pot s modifice
informaia trimis de la surs.

Figura 3.53. Sistem de transmisie cu semnalizarea paritii.

3.7. SUMATORUL
Funcia: Efectuarea de operaii aritmetice (adunare sau scdere) cu dou numere binare avnd un numr egal
de bii. Orice sumator pe mai muli bii este construit din sumatoare elementare pe un bit.
Sumatoarele elementare pe un bit pot fi:
semisumatoare (sumator pentru bitul zero), acest sumator elementar se caracterizeaz prin faptul
c nu ine seama de transportul de la bitul cu semnificaie imediat inferioar.
sumatoare complete pe un bit care in seama de transportul de la bitul cu semnificaie imediat
inferioar.

3.7.1. Semisumatorul (sumatorul pentru bitul zero)

- intrrile celor dou numere pe un bit sunt reprezentate prin si ;

51

- ieirile sunt: - (suma celor dou numere) i - (Carry - transportul ctre bitul 1).
iar

Tabelul 3.x
Funcionarea semisumatorului
X0 Y0 C1 S0
0
0
1
1

0
1
0
1

0
0
0
1

0
1
1
0

Figura 3.57. Semisumator pe un bit.

3.7.2. Sumatorul complet pe un bit

Sumatorul complet pe un bit ine cont de transportul de la bitul de semnificaie imediat inferioar. Are
intrrile: Xn, Yn, Cn i ieirile: Sn, Cn+1. Funcionarea sa se bazeaz pe tabelul de mai jos.
Din tabel se deduc relaiile care descriu dependena ieirilor de intrri:

52

Prin implementarea relaiilor obinute anterior, se obine urmtoarea schem pentru un sumator complet de 1
bit. Dac se determin timpul de propagare de la intrri la ieiri se constat c:

deoarece
Dac, pentru obinerea ieirii de transport, se folosete schema din dreapta, timpul de propagare se reduce la:

Tabelul 3.x
Funcionarea sumatorului complet
Xn Yn Cn Cn+1 Sn
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
0
0
1
0
1
1
1

0
1
1
0
1
0
0
1

Figura 3.58. Sumator complet pe 1 bit, varianta 1.

53

Figura 3.59. Sumator complet pe 1 bit, varianta 2.

Se poate reduce n continuare, prin minimizarea relaiei lui C

n+1

cu ajutorul diagramei VK. Relaia de

definirea a lui Cn+1 este:

Dac se consider , atunci diagrama VK este:

Se obine: , care conduce la urmtoarea schem pentru un sumator complet pe un bit:

Figura 3.30. Sumator complet pe un bit, varianta 3.

n acest caz timpul de propagare de la orice intrare la ieirea de transport este:

3.7.3. Sumator cu transport succesiv 74LS83 (4 bii)

Schema acestui sumator pe patru bii cuprinde patru sumatoare complete pe un bit interconectate ca n figur:

54

Figura 3.31. 74LS83 schema funcional.

- Se pune la mas dac circuitul este folosit pentru nsumarea a dou numere cu 4 bii, deoarece nu exist
transport de la un bit cu semnificaie mai mic. Cnd se extinde numrul de bii folosind dou sau mai multe
circuite conectate se face concordanta cu urmtoarea schem:

Figura 3.32. Extinderea capacitii de adunare.

Un astfel de sumator furnizeaz rezultatul final dup un timp ce corespunde generrii transportului Cn. Dac se
consider la
| valorile care vor apare pentru sume i Carry nu sunt cele finale, este necesar ca s se
compun timpii de ntrziere cu care sunt generate transporturile numai dup aceast ntrziere suma i
transportul sunt corecte (transportul C

apare cu o ntrziere de ).

Un astfel de sumator se numete sumator succesiv (dac suntem n cazul cel mai defavorabil fiecare sumator
de un bit genereaz un transport 1
x 1 1 1 1
y 0 0 0 1
1 0 0 0 0
cu ct folosim mai multe sumatoare cu att e mai mare). Pentru a obine viteze mari e necesar ca ntrzierile
s fie ct mai mici.

55

Figura 3.32. Extinderea sumatoarelor.

3.7.4. Aplicaie. Sumator folosit pentru scdere

Este necesar complementarea biilor scztorului: Intrarea de transport si ieirea de transport sunt interpretate
ca intrare de mprumut.

. In cazul sumatorului 83 avem nevoie de patru astfel de inversoare; se leag

la 1 iar se considera .

Figura 3.33. Sumator folosit pentru scdere.

3.7.5. Aplicaie. Sistem simplu de votare.

Un sumator de tipul 74LS83 adun numere binare n care fiecare bit are o anumit pondere. Pentru a aduna
bii de aceeai pondere, de exemplu ntr-un sistem de votare este necesar utilizarea mai multor sumatoare pe
un bit, cascadate, ca n figur. U1 i U2 vor aduna fiecare cte trei bii de pondere egal, conectai la intrrile
A1, B1 i Cin. Cele dou sume pariale astfel obinute sunt folosite pentru calcularea sumei finale, cu ajutorul
lui U3. Rezultatul final este afiat pe DISP1.

56

Figura 3.34. Sistem simplu de votare.

57

4. CIRCUITE LOGICE SECVENTIALE ( CLS )

GENERALITATI
CLS este un echipament (iar n cazul cel mai simplu un circuit integrat) cu mai multe intrari si iesiri; n
cazul cel mai frecvent, una dintre intrari se numeste intrare de tact. Vectorul iesirilor depinde nu numai de
valoare momentana a vectorului intrarilor ci si de starea n care se afla circuitul, respectiv de succesiunea starilor
prin care a trecut acest circuit. Pentru cunoasterea starii n care se afla CLS, acestea se memoreaza folosind unul
sau mai multe circuite basculante bistabile (CBB). Starea CLS este caracterizata prin variabilele de stare.
Modificarea starii CLS are loc n momente sau intervale de timp determinate de un semnal de tact (ceas,
clock, CLK, CK). Un semnal de tact este format din impulsuri dreptunghiulare cu perioada de repetitie
constanta.
CLS si pot modifica starea pe front sau palier. Semnalul de tact se considera: activ pe 1 daca modificarea starii CLS se face pe frontul crescator al
impulsului de tact sau pe ntreaga durata a acestuia. -activ pe 0 atunci cnd
modificarea starii circuitului se face pe frontul scazator al impulsului sau pe
durata pauzei dintre doua impulsuri de tact. Semnalul de tact din figura 2.1 este
activ pe front, Ti este durata impulsului de tact iar T este perioada semnalului.

Cel mai simplu CLS este circuitul basculant bistabil CBB. Starea acestuia este caracterizata printr-o
variabila de stare notata Q.

4. CIRCUITE BASCULANTE BISTABILE (CBB)

Daca un bistabil are prevazuta o intrare de tact l vom numi n continuare bistabil secvential sau sincron,
sau pe scurt bistabil, iar daca nu are o asemenea intrare va fi denumit bistabil asincron, nesecvential sau latch.
Exista si se folosesc urmatoarele tipuri de bistabile si latch-uri: SR, D, JK si T. n tehnologie TTL se fabrica
urmatoarele tipuri de latch-uri: 74LS256, 74LS259, 74LS373, 74LS375, 74LS75, iar CMOS: 4042, 4043, 4044,
4508. n tehnologie TTL se fabrica urmatoarele tipuri de bistabile: 74107, 74109, 74112, 74173, 74174, 74175,
74273, 74374, 74377, 74378, 7473, 7476, , iar CMOS: 4013, 4027, 4076.
4.1. Circuite basculante bistabile de tip S-R
4.1.1. Latch-ul S-R ( Set-Reset ) cu porti SI-NU
Este cel mai simplu CLS si CBB, utilizat pentru memorarea unui bit de informatie (figura 4.2). Este
alcatuit din doua porti SI-NU care formeaza un latch /R-/S si eventual doua inversoare care formeaza circuitul de
intrare pentru intrari active SUS.
Pentru latch, S si R sunt variabile de intrare, iar Q este variabila de stare.

58

Circuitul din dreapta cuprinde doua porti incluse ntr-o bucla de reactie pozitiva. Presupunnd ca P1si
P2functioneaza ca inversoare, bucla de reactie este activa doar atunci cnd cele doua porti functioneaza
simultan n zona de tranzitie a caracteristicii de transfer. n aceasta zona
amplificarea n valoare absoluta este:
dui

du 0
du i

>>1 Portile P1si P2efectueaza o amplificare numai n zona de tranzitie. n

UL

celelalte zone amplificarea este nula, bucla de reactie nu este activa si ansamblul
format din P1si P2este ntr-o stare stabila.
Modificarea starii Q a unui latch SR se realizeaza prin modificarea variabilelor de intrare S si R. Daca
presupunem ca initial Q = 1 si S = R = 0 Q = 0 , iar aceasta stare se mentine un timp nedefinit. Similar,

daca presupunem ca pentru S=R=0 si initial Q = 0 Q = 1. Combinatia S = 1 si R = 0 determina

Q = 1 (setarea latch-ului),iarcombinatiaS =0siR=1determinaQ=0(stergerea latch-ului).
Functionarea este reflectata de un tabel de functionare, care prezinta care va fi valoarea noua valoare a
*

lui Q, notata Q n functie de vechea valoare Q si valorile logice ale variabilelor de intrare S si R.
Combinatia S = R =1 este interzisa deoarece determina aparitia egalitatii tensiunilor la iesire Q = nQ =
1, iar dupa nlaturarea acestei combinatii si trecerea de exemplu la intrare la valorile S = R = 0, iesirile
se vor gasi ntr-o stare nedeterminata, influentata de procesul tehnologic, diferentele dintre P1 si P2, etc.

Figura 4.4. Latch-ul SR, reprezentare simbolica.

S R
0
0
1

0
1
0

Q*
Q
0
1
combinatie
interzisa

Explicatie
nici o modificare
Q sters
Q setat
Q = nQ = 1 si apoi Q
aleator

Tabelul 4.1.
Functionarea latch-ului RS

59

La reprezentarea tuturor CBB este important de respectat urmatoarea regula: notnd iesirea Q cu un
cerculet, n interiorul bistabilului se trece doar Q, n nici un caz tot Q .

4.1.2. Latch-ul S-R cu porti SAU-NU

Latch-ul S-R poate fi realizate si cu porti SAU-NU. Trebuie remarcat ca n acest caz semnalele S si R sunt
active SUS, iar pentru poarta cu iesirea Q intrarea corespunzatoare este R si nu S sau nS, asa cum se ntmpla la
latch-ul SR.

4.1.3. Aplicatie: circuit simplu de alarma cu latch S-R

Descrierea functionarii
Initial se sterge latch-ul, apasnd K. n functionare normala, fototranzistorul Q este permanent luminat,
astfel nct S = 0, K este nchis deci R = 0 iar Alarma = 0. La ntreruperea razelor de lumina, rezistenta
fototranzistorului este foarte mare, S devine 1 iar Alarma este 1. Indiferent de restabilirea caii razelor luminoase,
alarma va fi actionata pna la o apasare a lui K.

60

4.1.4. Aplicatie: eliminarea comutarilor false cu latch-ul S-R

Descrierea functionarii

4.1.5. Latch-ul S-R cu intrare de comanda

Are o intrare suplimentara de comanda (sau validare), care poate fi privita att ca intrare de tact (CK), ct
si ca intrare de validare (EN). Latch-ul S-R cu intrare de comanda EN poate fi utilizat si in aplicatii
nesecventiale, n acest caz la intrarea de comanda EN se aplica niveluri logice neperiodice.

n cazul functionarii secventiale, modificarea starii latch-ului se poate face pe toata durata Tia
impulsului de comanda. Daca datele de intrare sunt modificate pe intervalul Ti, aceste modificari se
reflecta imediat n valorile lui Q si Q ca n cazul unui latch SR obisnuit. Modificarea lui S si R se poate
61

face si n intervalul dintre cele doua impulsuri succesive, cnd aceste modificari nu se transmit la
iesirile Q si Q , deoarece EN = 0 face ca iesirile portilor P3 si P4 sa fie pe 1 indiferent de faptul ca R
sau S se modifica. Starea variabilelor de intrare si iesire nainte de aplicarea impulsului n + 1 de tact se
noteaza cu Sn , Rn si Qn, iar dupa aplicarea impulsului n + 1 de tact se noteaza cu Sn+1, Rn+1 si Qn+1 . Nici
acest latch nu poate fi folosit n aplicatii n care poate apare combinatia S = R = 1.

Tabelul 4.2.
Tabel de functionare pentru latch-ul SR, cazul EN = 1
n

n+1

0
0
1

0
1
0

0
1

combinatie interzisa

Comentarii
nici o modificare
Q sters
Q setat
conduce la 1== QQ

4.1.6. Metode de generare a semnalului de tact activ pe front

Datorita performantelor dinamice superioare si a comoditatii utilizarii, n sistemele sincrone moderne se

62

folosesc cu precadere bistabile actionate pe front. Acest tip de comutare foloseste doua scheme simple de
detectoare de fronturi, una pentru fontul crescator si alta pentru frontul descrescator. Desi impulsul generat are o
latime mica, tipic de durata egala cu timpul de propagare, impulsurile generate intern CLKi+ si CLKisunt
suficiente pentru a declansa circuitele comandate.
4.1.7. Particularitati dinamice cu privire la utilizarea bistabilelor comutate pe front
Pentru functionarea corecta a bistabilelor D si JK comutate pe front este necesara respectarea a doua
intervale de timp care se numesc:
-timpul de (pre)stabilire (setup time)-tsu
-timpul de mentinere (hold time)-th .

tsu -este intervalul (durata minima) dintre momentul atingerii unei valori stabile a nivelului logic la
intrarea de date si momentul aplicarii frontului activ al impulsului de tact.
th -reprezinta durata minima n care valoarea stabila a nivelului aplicat la intrarea de date trebuie
mentinuta dupa aparitia frontului activ a impulsului de tact.

Pentru circuitele TTL uzuale, timpul de stabilire este cuprins ntre 5 si 50 ns, iar timpul de mentinere ntre
0 si 10 ns. Daca nu se respecta acesti timpi, functionarea bistabilului este imprevizibila dupa aplicarea frontului
activ al impulsului de tact (pot apare oscilatii, comportari metastabile sau n caz fericit o stare stabila
nedeterminata).
4.1.8. Bistabilul SR comandat pe front

63

Descrierea functionarii Deoarece semnalul intern de tact CLKi+ este activ cteva nanosecunde, modificarea
nivelului logic la S sau R poate afecta iesirea Q doar scurt timp nainte si dupa de frontul crescator al semnalului
de tact CLK aceasta comportare determina comanda pe front a bistabilului. Simbolul acestui bistabil este dat n
figura 4.10 dreapta.
4.1.9. Tema
1
Pentru secventa de impulsuri prezentata mai jos, se cere sa se deseneze variatia iesirii Q pentru un latch
SR.
2
Pentru aceeasi secventa de impulsuri, se nlocuieste EN cu CLK -se cere sa se deseneze variatia iesirii Q
pentru un bistabil SR.
3
Explicati diferenta dintre comportari.

4.1.10. Bistabilul SR Master Slave

Acest tip de bistabil nu elimina nedeterminarea pentru Sn = Rn = 1 asa cum se ntmpla n cazul
bistabilului JK-MS. Structura sa este inspirata din cea a bistabilului JK MS, cu deosebirea ca nu exista doua
bucle de reactie globala de la cele doua iesiri Q si /Q la intrare. Pentru realizarea acestui bistabil se pot folosi
doua latch-uri SR cu intrare de comanda (figura 4.7). Acest bistabil si comuta iesirile pe frontul scazator al
impulsului de tact.

La aplicarea tactului, primul bistabil functioneaza dupa tabelul 4.2, iesirile Q ,Q

) se pozitioneaza

dupa valorile din tabel. Informatia nmagazinata la nceputul semnalului de tact si pe durata lui nu e

transmisa bistabilului S deoarece CK este pe intervalul Tisi bistabilul al II-lea Slave este zavort.

64

Figura 4.17, 4.18. Diagrame de semnal si reprezentare simbolica.

4.2. Circuite basculante bistabile de tip JK

4.2.1. Bistabilul JK cu intrare de tact si restrictie temporala
n continuare vom analiza o topologie pentru bistabilul JK derivata din cea a latch-ului RS si obtinuta prin
adaugarea unei bucle de reactie de la iesiri la intrari, dar restrictionata sever temporal pentru o functionare
corecta (durata impulsului de tact trebuie sa fie mai mica dect timpul de propagare prin bistabil:

T < t = 2t
i

pSI NU

).

Principalele deosebiri fata de latch-ul RS:

-intrarile de date se noteaza cu J si K, litere fara o anumita semnificatie, dar adiacente n alfabet.
-starea iesirilor portilor P3si P4depinde nu numai de intrarile de date ci si de starea latch-ului
S R , circuitul fiind prevazut cu o reactie globala de la iesiri la cele doua porti din circuitul de intrare. -Sunt
prevazute si doua intrari asincrone prioritare pentru stabilirea starii initiale /PR (Preset), /CLR (Clear).
Functionarea: Reprezentarea tabelului de functionare se face analiznd functionarea circuitului pentru
fiecare combinatie a lui Jn, Kn si Qn

= f (J , K ,Q )

n+1 n nn

n tabel se trece si /Qn pentru a facilita analiza functionarii. PR = CLR = 1

65

Tabelul 4.3.
Functionaarea bistabilului JK din figura 4.15 pentru Ti <tp
n

n+1

0
0
0
1
1
1
1

0
1
1
0
0
1
1

1
0
1
0
1
0
1

0
1
0
1
0
1
0

1
0
0
1
1
1
0

Q
n

0
1
n

Analiza se bazeaza pe faptul ca iesirea unei porti SI-NU din circuitul de intrare este pe 1 daca cel
putin
o intrare a sa este pe 0. Starea bistabilului /S-/R se poate modifica numai daca cel putin una dintre
iesirile portilor P3si P4este 0. Pentru Jn= Kn = 0, aplicarea impulsului CLKn+1 nu modifica starea bistabilului JK.
Se constata ca pentru Jn si Kn egale simultan cu 1 starea bistabilului este complementata la fiecare semnal
de tact. Aceasta afirmatie, care presupune eliminarea nedeterminarii, nu e valabila dect n conditia n care
durata impulsului de tact e mai mica dect un timp de propagare, tp reprezentnd timpul de
propagare de la oricare intrare la orice iesire: Ti < tp , tp = 2tp

Si NU

Neglijam durata fronturilor, dar nu si timpii de propagare. Daca iesirea Q a fost pe 0, dupa trecerea
timpului tp, Q trece pe 1. Daca Ti < tp atunci aceasta este starea finala a bistabilului. Daca Ti are nsa o durata mai
mare, atunci dupa scurgerea a nca unui tp, Q trece din nou n 0, si asa mai departe, pna cnd CLK devine 0. n
acest caz apar oscilatii la iesire si nu se poate preciza starea finala a bistabilului.
Ecuatia caracteristica a bistabilului J-K, n ipoteza eliminarii nedeterminarii, n conformitate cu tabelul este:

= f (J , K ,Q )

Q
n+1 n nn

Qn+1 = J nK nQn + JnK nQ + JnK nQn + JnKnQ

n

66

= JQ

Kn + K +

K nQ

Jn + J

n+1 nn nnn

n final, se obtine urmatoarea expresie pentru ecuatia caracteristica:

Q = J Q + K nQ
n+1

4.2.2. Bistabilul JK comandat pe front

Bistabilul JK a fost creat din dorinta de a elimina nedeterminarea produsa la latch-ul si bistabilul SR de
combinatia S = R = 1. n cazul bistabilului JK, combinatia J = K = 1 conduce la complementarea iesirii dupa
prima tranzitie activa a semnalului de tact (toggle). Literele J si K folosite pentru notarea intrarilor nu au o
semnificatie specifica, ele sunt doar alaturate n alfabet.
Tabelul 4.4

Tabel de functionare pentru bistabilul JK comandat pe front

Explicatie

n+1

0
1
0

1
0
0

0
1
n

Q sters
Q setat
(nici o modificare)

(complementare)

67

Figura 4.22. Bistabil JK comandat pe front crescator schema simplificata.

Tabelul 4.5.
Efectul intrarilor asincrone prioritare

0
1
1
0

1
0
1
0

1
0
Q
combinatie interzisa

Comentarii
setare bistabil
stergere bistabil
functionare normala, sincrona (nici un efect)
conduce la Q=/Q=1, apoi la nedeterminare

Intrarile asincrone prioritare notate cu S si R care servesc la initializarea starii bistabilului naintea sau n
timpul functionarii secventiale. Asincrone nu exista nici o sincronizare ntre aceste semnale si impulsurile de
tact, ele sunt prioritare -determina starea bistabilului, daca sunt active si nu intrarile J, K.
4.2.3. Aplicatie
Bistabilul JK comandat pe front poate fi folosit pentru determinarea ordinii a doua semnale I1 si I2 (figura
4.23).

68

4.2.4. Bistabilul JK Master-Slave (JK MS)

Si acest tip de bistabil asigura eliminarea nedeterminarii starii Qn+1 pentru combinatia Jn= Kn = 1. n acest
scop reactia globala de la iesiri la intrari este ntrerupta pe durata impulsului de tact. Din acest motiv, oscilatiile
care apar la iesirea bistabilului JK prezentat anterior si care duc la o stare nedeterminata a lui Qn+1 nu vor mai
avea loc.

Comunicarea ntre sectiunea Master si cea Slave este dirijata de portile P si P prin intermediul
1

semnalului de tact negat, CLK .

Att timp ct CLK = 1, rezulta CLK = 0 , ceea ce mpiedica transmiterea lui QMsi QM la sectiunea
Slave. Prin aceasta se ntrerupe bucla de reactie globala iesire-intrare pe toata durata impulsului de tact, evitnd
aparitia oscilatiilor observate la bistabilul JK din figura 4.15 si asigurndu-se o functionare corecta dupa tabel a
ecuatiei bistabilului pentru orice durata a impulsului de tact.
n momentul aparitiei impulsului de tact n + 1 se modifica starea Qnn conformitate cu tabelul
de functionare, aceasta informatie nefiind transmisa spre iesire prin sectiunea Slave datorita inhibarii P7si

P de catre CLK pe durata impulsului de tact. Dupa terminarea palierului

8

impulsului de tact, ncepnd cu frontul sau scazator (crescator

pe /CLK ) informatia Q se va transmite la iesirile Q (QS ).
Reprezentarea diagramelor de timp nu tine seama de tp. Functionarea decurge dupa tabelul 4.3. Ecuatia
caracteristica este si n acest caz:

Qn+1 = JnQ + K nQn

n

69

4.3. Circuite basculante bistabile de tip D

O larga utilizare o au bistabilele D (Delay) si T (Toggle).
Aceste bistabile utilizeaza tot unul dintre tipurile de bistabile de baza vazute mai nainte. Numai ca
bistabilele D si T sunt fortate sa functioneze doar ntr-o zona limitata a tabelelor de functionare ce
corespunde bistabilelor SR respectiv JK.
D Delay (sau Data) se pot realiza folosind bistabile SR sau bistabile JK de orice tip, ele
functioneaza doar n zona tabelului de functionare S = /R, respectiv J = /K
T Toggle si comuta iesirile la fiecare impuls aplicat, el functioneaza n zona J = K=1. Se pot
realiza folosind bistabile JK-MS sau bistabile D transformate n bistabile T.

Bistabile D, clasificare:
-D-latch
-bistabile D comutate pe frontul scazator al impulsului de tact.
-bistabile D comutate pe frontul crescator al impulsului de tact.
4.3.1. Latch-ul D
Latch-ul D este asemanator cu latch-ul SR care este utilizat pentru memorarea unui bit de informatie.
Ca si n toate bistabilele D acest bistabil realizat din SR functioneaza cu restrictia ca S trebuie sa fie
ntotdeauna complementul lui R sau invers.

70

Figura 4.28 Latch D, schema electrica.

Descrierea functionarii
Pentru EN = 1, Q = D (latch-ul este transparent). La tranzitia 1
0 a intrarii EN, latch-ul zavoraste ultima
valoare a lui D, memornd-o pna cnd EN se modifica din nou. Tabelul 4.6.

Functionarea latch-ului D
EN

Q*

ant

ant

n prezent se fabrica n tehnologie TTL: 74LS75 Latch cvadruplu, 74LS373 latch octal des folosit,
74LS573 idem 373 dar cu o dispunere mai avantajoasa a intrarilor si iesirilor.

4.3.2. Aplicatie: Registru de memorare cu latch-uri D

Un latch D poate memora un bit de informatie, iar n latch-uri pot fi utilizate pentru memorarea
unui cuvnt cu n biti ntr-un moment determinat prin aplicarea unui impuls scurt de tip STROBE la
intrarile EN ale latch-urilor.
Magistrala de date pe n biti:

71

Fiecare latch din figura de mai sus va memora un bit din magistrala de date n momentul n care
LE la tranzitia 1 0 a semnalului LE.
4.3.3. Bistabilul D comutat pe frontul scazator al impulsului de tact
Acest tip de bistabil se poate realiza:
a. folosind fie un bistabil SR-MS, fie un bistabil JK-MS (figura 4.26)

Figura 4.32. Bistabil D comandat pe front scazator din SR MS si JK MS.

b. folosind un latch D

Reprezentarea simbolica este data n figura 4.35. Descrierea functionarii

4.3.4. Aplicatie: Conditionarea si sincronizarea semnalului de tact

Echipamentele numerice sunt n general sincrone, n sensul ca diferitele semnalele interne variaza sincron n
raport cu un semnal global de tact. Exista nsa situatii n care trebuie prelucrate semnale externe asincrone,
generate de exemplu de un operator uman. Defazajul temporal ntre aceste semnale si tactul sistemului este
aleator, iar daca nu se iau masuri de sincronizare, conditionarea unui semnal sincron cu un semnal asincron

72

poate produce rezultate imprevizibile. Cazul cel mai frecvent de conditionare este cel prezentat n figura 4.33.
Operatorul uman actioneaza aleator asupra unui comutator ale carui oscilatii mecanice sunt eliminate asa cum sa aratat de exemplu la 4.1.4. Desi semnalul din punctul A este curat din punct de vedere al oscilatiilor, el este
asincron fata de semnalul de tact, iar la iesirea portii SI se obtin si impulsuri incomplete.

Rezolvarea problemei descrise anterior este data n figura 4.34. Utiliznd un bistabil D comandat pe front
scazator, semnalul Q la iesirea acestuia este simultan sincronizat cu semnalul de tact si conditionat de intrarea
A, astfel nct la iesirea Y se obtin doar impulsuri de tact complete.

4.3.5. Bistabile D comutate pe front crescator Varianta 1 Este realizat dintr-un latch D la care se adauga un
detector de fronturi.

Bistabilul D-latch este validat pe o durata scurta plasata imediat dupa frontul crescator al semnalului de tact.
Reprezentarea simbolica este data n figura 4.35.
Tema. Reprezentati cronogramele pentru acest caz.
Varianta 2 Foloseste 2 latch-uri D si 1 inversor:

73

Functionarea este ilustrata de diagramele de timp (se reprezinta D,CLK,CLK,QM,QS:)

QS este determinat de CLK si QM

tCK t

Figura 4.37. Cronograme pentru functionarea circuitului din figura 4.33.

Reprezentarile simbolice posibile pentru bistabilul D cu comutare pe front sunt prezentate n figura de mai
jos:

Figura 4.38. Bistabil D comandat pe front crescator sau scazator (stnga) si cu intrari asincrone prioritare /S, /R
(dreapta).

74

4.3.6. Aplicatie: Extensie I/O pentru un microsistem cu bistabile D octale

Descrierea schemei si a functionarii

4.3.7. Aplicatie: Determinarea ordinii a doua semnale

Sa se reproiecteze schema din figura 4.23 utiliznd un bistabil D de tip 74LS74.
4.4. Bistabilul de tip T
Bistabilul T (toggle) se caracterizeaza prin faptul ca el este fortat sa functioneze doar n doua situatii ce
corespund la doua linii ale tabelului 4.4;

J=K=1
nn

J=K=0
nn

Intrarea T a unui astfel de bistabil se obtine prin interconectarea intrarilor J si K. Pentru realizarea
bistabilului de tip T se folosesc numai bistabile JK-MS.

Figura 4.40. Bistabil T din JK. Figura 4.41. Bistabil T -simbol.

La functionarea secventiala:
-daca T este permanent egal cu 1 Qn+1 = Qn ; -daca T este permanent egal cu 0 Qn+1 = Qn
Ecuatia caracteristica se deduce din:

Qn = JnQ + K nQn
n

Qn+1 = TnQ + T nQn

n

75

Tabelul 4.7
Functionarea bistabilului T

n+1

Daca T este permanent 1, Qn+1 = Qn , bistabilul basculeaza la fiecare impuls de tact si se poate
folosi ca divizor de frecventa a impulsurilor de tact raportat la iesirea Qn

fQ = fCK 2

4.4.1. Aplicatie: Conversia bistabilelor D n T

Modalitatile pe care le avem pentru a transforma un bistabil D n T sau invers. Cea mai frecvent
utilizata este conversia D
T impusa de necesitatea divizarii frecventei de tact cu 2.
Secventa de realizare:
Etapa II

76

Din tabel se obtine: Dn = T nQn + TnQn = Tn Qn . CL este o n acest caz poarta SAU-EXCLUSIV. Exista
situatii n care un astfel de bistabil trebuie sa functioneze permanent ca divizor de frecventa (T=1) si n
consecinta nu avem nevoie de o intrare T. Schema rezultata din relatia anterioara.

T = 1 Dn = Q urmatoarea schema:
n

f =f

CK

2
Figura 4.44. Divizor de frecventa cu 2, un bistabil T particular, cu T =1.

77

4.4.2. Conversia T
Conversia unui T care comuta pe frontul descrescator ntr-un D (care comuta pe frontul descrescator)
se realizeaza similar (schema). Se foloseste acelasi tabel dar se deduce:
Tn = f (Dn ,Qn )
Tn = DnQ + DnQn = Dn Qn
n

Solutia este aceeasi: n loc de CL conectndu-se un SAU-EXCLUSIV.

Tabelul 4.8
Sinteza principalelor tipuri de bistabile
Tip

Ecuatia caracteristica

Latch
Bistabil
Latch

SR

JK

R QSQRSQ =++* =

nnn

Comuta

TTL

pe

Tip

Palier

bistabil

Front

Bistabil

MS

Bistabil

front

K QJ QQ + = +1

DQ* =

MS

Latch

Palier

DQ = +1

Bistabil

Front

T QT QQ + = +1

Bistabil

D
nn

nnn

Palier, 1
Palier, 1

bistabil

Bistabil

CMOS
Tip
4043
4044

Observatii
n
4
4

3 stari, porti SAU-NU

3 stari, porti SI-NU
cu intrare de comanda

74112
74109

2
2

7472
7473
7476
7475
74373
74573

1
2
2
2
8
8

7474

74276 4 bistabile JK
74376 4 bistabile JK

4027

4042

4013

78

4.5. Aplicatii
4.5.1. Generarea unui semnal de tact cu doua faze
Este uneori necesara generarea unui semnal de tact cu mai multe faze. n figura 4.46 este ilustrat un asemenea
caz, n care bistabilul JK comutat pe front crescator functioneaza ca divizor cu 2, iar iesirile sale sunt preluate de
doua porti SI pentru a genera fazele a si b. Diagramele de semnal sunt reprezentate pentru cazul ideal, n care
tp = 0. Realiznd practic montajul sau simulndu-l se constata nsa o comportare complet diferita att a ct si
b prezinta o serie de impulsuri scurte (glitch).

Explicatia acestei comportari se obtine studiind atent formele de unda din figura 4.48: tinnd cont de timpul de
propagare tp prin bistabilul JK, ntre CLK si Q pe de o parte, respectiv CLK si nQ pe de alta parte vor aparea
conditii de suprapunere pe 1 (race conditions) ceea ce conduce la comutarea falsa n 1 a iesirilor portilor U2A
si U2B.
Rezolvarea acestei situatii se poate face simplu, adaugnd un inversor la intrarea de tact a bistabilului U1A, care
va comuta pe frontul scazator al semnalului de tact CLK si n acest fel se elimina suprapunerea nedorita n 1
ntre tact si iesirile bistabilului (figura 4.50).

79

Schemele din figurile 4.47 si 4.49 au fost simulate n Circuit Maker n modul digital, n care toate circuitele se
presupune ca au acelasi timp de propagare. O simulare mai precisa se obtine redesennd schema pentru modul
analogic (figura 4.51). n acest caz se foloseste un bistabil JK comandat pe front scazator (74LS112) fata de
bistabilul JK MS CMOS 4027 din figurile 4.47 si 4.49. Prezenta si absenta inversorului U3A este realizata cu
circuitul SAU-EXCLUSIV si a comutatorului K. Legatura de masa nu este uitata pe schema pentru simularea
analogica SPICE este obligatorie prezenta a cel putin unei legaturi la masa, chiar daca n acest caz ea este
aparent nefolosita.

80

4.5.2. Circuit de ntrziere

Realizarea unui circuit de ntrziere cu un trigger Schmitt este extrem de simpla (figura 4.54). Generatorul Gen1
simuleaza iesirea unei porti TTL (V0L = 200 mV, V0H = 3,6 V).

Pentru a evalua ntrzierea, se scrie expresia tensiunii pe condensator n functie de timp:

uC (t) = uC () [uC (0) uC ()] e

RC

81

Pentru ncarcarea condensatorului, se particularizeaza uC (0) = VOL + IIL R si uC () = VOH . Rezulta:

Pentru exemplul din figura, VOL = 0.2 V, VOH = 3.6 V, IILR = 0,125 V, VPSUS = 1,9 V, adica t 1 = RC ln 1.926 =
0.66 RC = 7,35 s. t 1 este delimitat n simulare de cursorul b, pentru t 1 rezultnd o valoare de 6 s (figura 4.55).
Pentru descarcarea condensatorului, se particularizeaza uC (0) = VOH si uC () = VOL + IIL R . Rezulta:

Pentru exemplul din figura, VOL = 0.2 V, VOH = 3.6 V, IILR = 0,125 V, VPJOS =1,1V,adicat 2= RC ln 4.38 =
1.48 RC = 16,59 s. t 2 este delimitat n simulare de cursorul a, pentru t 2 rezultnd o valoare de 18,61 s (figura
4.55).

82

5. REGISTRE DE DEPLASARE
5.0. Introducere
Un registru este format din mai multe bistabile si permite memorarea si / sau deplasarea informatiei la
comanda impulsurilor de tact. Pentru realizarea registrelor se folosesc de obicei bistabile D.
Clasificarea registrelor are n vedere urmatoarele criterii:
-Deplasarea informatiei se poate face ntr-un singur sens sau n ambele sensuri.
-nscrierea informatiei n registru se poate face serial (bit dupa bit, toti bitii cuvntului de n biti) sau
paralel (cei n biti se scriu simultan n registru).
-Citirea registrului se poate face serial (bit dupa bit) sau paralel (toti bitii simultan).

Exista urmatoarele tipuri fundamentale de registre (figura 5.1):

SISO (Serial Input -Serial Output);
-cu deplasare la dreapta a informatiei -SISO-SR (Shift Right);
-cu deplasare la stnga a informatiei -SISO-SL (Shift Left);
-bidirectionale;
SIPO (Serial Input -Parallel Output);
PISO (Parallel Input -Serial Output);
PIPO (Parallel Input Parallel Output).
n plus un registru conectat potrivit poate executa rotirea informatiei la dreapta (Rotate Right), respectiv
la stnga (Rotate Left). Un registru care ndeplineste doua sau mai multe functii din cele patru de mai sus se
numeste registru universal.
n tehnologie TTL se fabrica urmatoarele tipuri de registre de deplasare: 74LS164, 74LS165, 74LS166,
74LS194, 74LS195, 74LS95, 74LS174, 74LS374, 74LS574, 74LS594, 74LS595, iar CMOS: 4006, 4014, 4015,
4021, 4031, 4035, 4042, 4076, 4094, 4517, 4731, 40104 (tabelul 3.5).

83

5.1. Registrul SISO

Acest tip de registru respecta structura din figura 5.2, formata din n bistabile de tip D. Intrarea D a
bistabilului k + 1 este conectata la iesirea Q a bistabilului k. O intrare asincrona activa pe 0 notata nMR (Master
Reset) permite stergerea simultana a tuturor bistabilelor. Deplasarea informatiei se face de la intrare notata SIN
(Serial Input sau DS Data Serial) spre iesire, notata SOUT (Serial Output) sau Qn-1 daca se iau n considerare
cele n bistabile D ale registrului si primul se noteaza cu 0. Deplasarea informatiei se efectueaza de la stnga la
dreapta. Bistabilele D utilizate comuta pe frontul scazator al semnalului de tact si pot fi de exemplu Master Slave
realizate din doua latch-uri SR.
Observatie: Daca nu s-ar folosi bistabile care comuta pe frontul scazator, ci latch-uri D cu validare,
registrul nu ar functiona corect, deoarece latch-urile ar deveni transparente pe palierul semnalului de tact, iar
pentru SIN = 1, la primul palier 1 logic al tactului toate iesirile Qi ar deveni 1 logic.

Descrierea functionarii registrului SISO Pentru nscrierea informatiei n registru, n general nu este necesara n
general initializarea prin

MR = 0 deoarece pachetul de n biti ce va fi nscris va nlocui oricum informatia existenta anterior n

registru. Operatia de scriere propriu-zisa se face cu MR =1, ntr-un numar de impulsuri de tact egal cu numarul
de biti ai cuvntului nscris.
Se aplica la intrarea SIN bitii Di3, Di2, Di1 si Di0 si cele 4 impulsuri de tact corespunzatoare. Functionarea
poate fi exemplificata cu ajutorul tabelului 3.1, considernd ca date de intrare Di3 = 1, Di2 = 0, Di1 =1, Di0 = 1.
Simbolul circuitului si diagramele de semnal sunt prezentate n figura 3.3.
Citirea (seriala) se face folosind iesirea Qn-1 (DOUT). Registrul poate fi citit si paralel daca iesirile Q0, ...,
Qn-1 sunt accesibile la pinii circuitului integrat.
Tabelul 5.1
nscrierea registrului SISO de 4 biti
Tact

SIN

nMR

1 (Di3)

0 (Di2)

1 (Di1)

1 (Di0)

84

Circuitul 4731B (figura 5.4) produs de firma Fairchild contine 4 registre SISO de 64 de biti, la
care sunt accesibile doar intrarea SIN si iesirea Q63.

Pentru registrul SISO din figura 5.5, diagramele de semnal prezinta principala aplicatie a acestui tip de
registru ntrzierea informatiei cu o durata egala cu perioada a n -1 semnale de tact (figura 5.6).

Tema. n figura 5.5 desi bistabilele comuta pe frontul crescator al semnalului de tact, registrul functioneaza
corect. De ce?

85

5.1.1. Registre bidirectionale

5.2. Registrul SIPO

Arhitectura SIPO este asemanatoare cu SISO, cu deosebirea notabila ca iesirile Q ale tuturor celor n
bistabile din registru sunt disponibile n exterior (figura 5.8).

Pentru exemplificare vom studia un registru SIPO n tehnologie TTL de 8 biti, larg utilizat 74LS164
(figura 5.10).

86

5.2.1. Aplicatie 74LS164 numarator cu 8 stari

5.3. Registrul PISO

Acest registru permite nscrierea paralela a celor n biti si deplasarea informatiei ntr-un singur sens. n
figura 5.12 este prezentat un exemplu de registru PISO avnd n = 4 biti. Cele trei multiplexoare pe doi biti
formate din porti SI-SAU permit nscrierea si deplasarea informatiei. Si n acest caz daca n locul bistabilelor D
MS sau D active pe front s-ar utiliza latch-uri D cu intrare de validare, functionarea registrului nu ar mai fi
corecta.
nscrierea (paralel): Presupunem ca dorim sa scriem cuvntul 1101. La intrarile Di3, ..., Di0 se aplica
paralel cuvntul dorit (1101). Pentru nscrierea efectiva SH/nLD = 0 si apoi se aplica un impuls de tact.
Informatia prezenta la intrarile Di3, ..., Di0 se va memora n bistabile si se va regasi la iesirile Q0, ..., Q3. Doar Q3
este accesibil sub denumirea de SOUT (Serial Out). n acest caz nu este necesara o initializare pe 0 a
bistabilelor registrului deoarece informatia nscrisa paralel va suprascrie oricum registrul. Pentru a obtine la

87

iesire informatia nscrisa paralel sunt necesare doar n 1 = 3 semnale de tact, deoarece la primul semnal de tact
SOUT contine deja Di3 (figura 5.13).
Deplasarea informatiei se realizeaza pentru SH/nLD = 1, cte un bit pentru fiecare impuls de tact.

Circuitul din figura 5.12 poate fi modificat pentru a permite si intrarea seriala a datelor. n acest sens
este adaugat un multiplexor suplimentar la intrarea primului bistabil si este prevazuta intrarea SIN
(figura 5.14). Functionarea ca registru PISO este similara cu cea deja prezentata. Configurat ca registru
SISO, informatia trebuie furnizata serial la SIN, bit cu bit, fiecare bit valid fiind urmat de o tranzitie
activa JOS SUS a semnalului de tact (atentie! si n acest caz trebuie respectati timpii de stabilire si de
mentinere specificati n catalog pentru registru).

5.3.1. 74LS165 registru combinat de 8 biti cu ncarcare paralel PISO, SISO

74LS165 este un registru combinat care permite deplasarea informatiei de la stnga la dreapta si nscriere
seriala (functionare ca SISO) sau paralela (functionare ca PISO).
ncarcarea paralel are loc pentru SH / LD = 0 , iar deplasarea informatiei la dreapta pentru

SH / LD =1. Mai sunt oferite ca facilitati suplimentarea un pin de inhibare a semnalului de tact (CLK
INH), iar iesirea seriala este disponibila si negata ( Q7 si Q7 ).

88

5.4. Registrul PIPO

5.4.1. Aplicatie. Utilizarea 74LS174 ca SISO

Descrierea schemei Desi circuitul din figura 5.18 este aparent complicat, singurele legaturi sunt Di Qi-1, unde
i = 1, ...5. D0 este intrarea seriala de date (SIN), iar CP este notatia consacrata Circuit Maker pentru tact.

89

Diagramele de semnal

5.5. Registre de deplasare universale

Permit nscrierea paralela si seriala a informatiei, citirea paralela si seriala si deplasarea n ambele sensuri.
74LS194 si 74LS195 sunt doua exemple de asemenea registre universale pe 4 biti.
74LS194 este un registru de deplasare universal organizat pe 4 biti. Circuitul dispune de intrari si iesiri
paralel, intrari de deplasare dreapta si stnga, doua intrari de control al modului de operare si o intrare prioritara
de stergere.
Registrul permite 4 moduri de functionare:
ncarcare paralel;

Deplasare dreapta (n directia Q0Q3);

Deplasare stnga (n directia Q0 Q3);
Inhibare tact (asteptare).
Functionarea registrului 74LS194 este prezentata n tabelul 5.2. Indiferent de modul de operare selectat,
nainte de fiecare front crescator a semnalului de tact, informatia la intrarile de date paralel sau serie trebuie
actualizata, respectnd timpii de stabilire si de mentinere.
ncarcarea paralel: pentru S0 = S1 = 1, aducnd informatia la intrarile A, B, C, D, memorarea n registru se
realizeaza pe frontul crescator al semnalului de tact; la iesirile QA, QB, QC si QD aceasta informatie este
disponibila tot paralel dupa tp (maxim 35 ns n foaia de catalog). Pe durata ncarcarii paralel, circulatia serie a
informatiei este inhibata. Deplasarea la dreapta a informatiei prezente la intrarea SR (Shift Right Data Input) este
realizata pentru fiecare front crescator al semnalului de tact, pentru S0 = 1 si S1 = 0. Deplasarea la stnga se
realizeaza similar, pentru S0 = 0 si S1 = 1, iar intrarea seriala de date este n acest caz SL.
Daca S0 = S1 = 0, tactul spre bistabilele registrului este inhibat si modul de operare selectat (Hold) nu presupune
nici o modificare a informatiei memorate n registru. Pentru nCLR = 0, Q0 , Q1, Q2 si Q3 devin 0 (nCLR este
intrare asincrona prioritara).

90

Tabelul 5.2
Modurile de operare ale registrului 74LS194
S1
0
0
1
1

S0
0
1
0
1

Functia
Hold
Shift Right
Shift Left
Load

Explicatie
Memorare (nici o modificare)
Deplasare la dreapta Q0 Q3
Deplasare la stnga Q0 Q3
ncarcare paralel

LIN= intrarea pentru deplasarea spre stnga

RIN= intrarea pentru deplasarea spre dreapta

91

5.6. Aplicatii ale registrelor de deplasare

5.6.1. Conversia unui cuvnt binar serie ntr-un cuvnt paralel
Registrul care se foloseste este SIPO:

Cnd este adusa la 0 logic, intrarea nCLR (nMR) determina stergerea tuturor iesirilor Qi, indiferent de
starea semnalului de tact. n principiu nu este necesara initializarea continutului registrului, deoarece el se va
suprascrie oricum dupa 8 impulsuri de tact.
Secventa de nscriere a informatiei este D7, D6 ,..., D0 fiind necesare 8 impulsuri de tact pentru ca bitul 7
(cel mai semnificativ) sa ajunga la iesire pe pozitia corecta Q7. Ritmul n care sunt adusi bitii la SIN trebuie sa
fie corelat cu secventa de aplicare a impulsurilor de tact (figura 5.24). Chiar daca intern bistabilele D din
componenta registrului comuta pe frontul scazator al semnalului de tact, n registrele SIPO integrate semnalul de
tact este inversat intern si de aceea semnalul de tact din figura 3.24 este activ pe frontul crescator.
Trebuie remarcat ca fiecare dintre pinii Qi poate fi folosit si ca iesire seriala (circuitul se poate folosi si ca
SISO1 ... SISO8).

Conversia serie-paralel este utila pentru extinderea numarului de iesiri ntr-un sistem cu microcontroler,
mai ales la un microcontroler cu numar redus de pini PIC16F84A de exemplu are 18 pini, dintre care 13 pini
I/O care nu sunt ntotdeauna suficienti pentru o anumita aplicatie. Schema din figura 5.25 utilizeaza 2 linii I/O
pentru generarea semnalului de tact si date pentru SIPO8 (un 74LS164 de exemplu). Un al treilea pin I/O
permite stergerea simultana a iesirilor Q7 Q0, dar de obicei aceasta facilitate nu este necesara.
Secventa de ncarcare a lui U2 este obtinuta prin repetarea de 8 ori a succesiunii: SIN (I/O2) = Di, CLK
(I/O1) = 1, CLK (I/O1) = 0; primul bit nscris va fi bitul 7.

Desi corecta principial, schema din figura 5.25 are o problema subtila: pe durata ncarcarii seriale, iesirile Q[7-0]
se modifica n conformitate cu informatia seriala deplasata n registru, producnd zgomote nedorite n sistem.
Presupunnd pentru U1 un microcontroler modern cu o putere de calcul de 1 MIPS si durata executiei unei
instructiuni de 1 s, sunt necesare 3 s pentru fiecare bit nscris, respectiv 24 s pentru ntregul cuvnt de 8 biti.

92

Daca la iesirile Q[7-0] sunt conectate niste LED-uri, ochiul nu va sesiza aceasta plpire de 24 us; daca nsa
Q[7-0] comanda un DAC, un control al volumului ntr-un generator de functii sau ntr-un dispozitiv audio,
zgomotele vor fi deranjante. Pentru a rezolva acest neajuns trebuie utilizate registre care ofera un etaj
suplimentar de memorare cu strobare, de tip 74LS595 (figura 5.26).

Tema. Cte linii I/O sunt necesare pentru comanda a 16 linii de iesire?
5.6.2. Conversia unui cuvnt binar paralel ntr-un cuvnt serie
Registrul folosit este PISO (figura 3.28):

Optional poate exista si o intrare nCLR (nMR), care nu este reprezentata. Pentru nscrierea datelor Di7,
..., Di0 linia SH/nLD = 0 si se aplica un impuls de tact. nscrierea propriu-zisa se face pe frontul crescator al
semnalului de tact. Pentru citirea seriala a datelor (a cuvntului de n biti) se face SH/nLD = 1 si se aplica n-1
impulsuri de tact.
ntreaga operatie de conversie necesita n perioade de tact, prima fiind destinata pentru ncarcarea paralela, iar
restul pentru citirea seriala (figura 5.27).

93

Conversia paralel-serie este utila pentru extinderea numarului de intrari ntr-un sistem cu microcontroler.
Schema din figura 5.28 utilizeaza 3 linii I/O pentru generarea semnalului de tact (CLK), comanda (SH/nLD) si
citire seriala (SOUT) pentru PISO8 (un 74LS165 de exemplu).
Secventa de citire a lui U2 este obtinuta prin comanda nscrierii paralel a lui U2: SH/nLD (I/O2) = 0, CLK
(I/O1) = 1, CLK (I/O1) = 0, citirea lui Di7 care este disponibil n acest moment la SOUT, facnd SH/nLD (I/O2)
= 1 si apoi prin repetarea de 7 ori a succesiunii: CLK (I/O1) = 1, CLK (I/O1) = 0; citire Di. Primul bit citit este
Di7 iar ultimul Di0.

Tema. n schema din figura 5.30 sa se utilizeze un 74LS597. De cte linii I/O este nevoie pentru citirea a 16 linii
de intrare?

94

5.6.3. Realizarea unei ntrzieri in transmiterea seriala a informatiei utiliznd un registru de SISO

Daca n este numarul de biti ai registrului, atunci ntrzierea produsa este: T =(n 1) TCLK unde
T este perioada semnalului de tact. Se utilizeaza doar intrarea si iesirea serie a registrului (SIN si
SOUT).
CLK

Trebuie sa existe o sincronizare intre bitii aplicati la intrare si impulsurile de tact CLK. Frontul crescator al
semnalului de tact trebuie sa gaseasca bitul pe care l nscrie avnd un nivel stabil.

5.6.4. Numaratorul n inel

Aplicatia principala e generarea secventiala a unor semnale de comanda destinate comutarii succesive a unui
numar n de circuite digitale. Numaratorul utilizeaza un registru combinat cu ncarcare si citire paralel (PIPO),
prevazut cu intrare si iesire seriala. Prin ncarcare paralela registrul (numaratorul in inel) se initializeaza
ntotdeauna cu un cuvnt binar de n biti, un bit pe 1 logic, n 1 biti pe 0 logic. Iesirile paralele sunt necesare
pentru a obtine n semnale de comanda, fara a mai fi necesar un decodificator. n schema din figura 5.30 se
utilizeaza un registru universal 74LS194 cu S0 = 1 si intrarile D3 D2 D1 D0 = 0001.

Succesiunea operatiilor:
1
2

initializarea se realizeaza pentru SH/nLD = 0, D3 D2 D1 D0 = 0001 si aplicnd un impuls de tact.

Se comuta SH/nLD = 1 si se aplica impulsuri de tact un timp nedefinit (figura 5.30).

Circuitul are un ciclu de functionare de n perioade de tact (n cazul din figura 5.30 sunt patru stari
distincte). Dupa terminarea unui ciclu ncepe un alt ciclu identic la iesirile Q3 Q0. Urmarind oricare dintre
iesirile Qi se constata ca circuitul se comporta ca un divizor de frecventa pentru frecventa tactului:

95

Trebuie remarcat ca nu exista situatie cnd doua iesiri sa fie pe 1 simultan Circuitul poate fi
considerat numarator al impulsurilor de tact aplicate deoarece pentru fiecare impuls de tact
dintr-un ciclu starea iesirilor Q3 Q0 este distincta, existnd n stari distincte (n cazul nostru n
= 4).
Tabelul 5.3
Functionarea numaratorului n inel cu 74LS194
Nr.
tact
Initializare
ciclul complet
de functionare
cuprinde 4
impulsuri de
tact

Explicatie

nMR = 0

5
(1)

1
2

S1 S0 = 11 (ncarcare paralel)

0
S1 S0 = 01 (deplasare dreapta)

96

Numaratorul n inel poate fi privit si ca un distribuitor secvential de impulsuri ce poate fi folosit la

comanda secventiala a unor relee electromagnetice sau a unor elemente de executie actuatoare (dispozitive sau circuite care atunci cnd sunt comandate efectueaza o anumita operatie).
Q0= 1 conduce T0 prin nfasurarea releului R0 se nchide un curent la masa, releul R0 anclanseaza iar
contactul K0 se nchide. Toate celelalte relee sunt neanclansate si contactele acestora deschise. Astfel releele sunt
anclansate si contactele acestora nchise pe rnd, ciclic, n succesiunea data de numaratorul n inel.

Q = 1 conduce T prin nfasurarea releului R0 se nchide un curent la masa, releul R0 anclanseaza

0

iar contactul K0 se nchide. Toate celelalte relee sunt neanclansate si contactele acestora deschise. Astfel releele
sunt anclansate si contactele acestora nchise pe rnd, ciclic, n succesiunea data de numaratorul n inel.
Dioda D este necesara pentru taierea tensiunii de autoinductie care apare la bornele nfasurarii
releului, cu polaritatea din figura 5.33, in momentul blocarii tranzistorului. Daca nu ar exista dioda de descarcare
a energiei electromagnetice nmagazinate in nfasurarea releului pe timpul conductiei tranzistorului, tensiunea
aplicata ntre drena si sursa tranzistorului ar fi:

di
U DS = Ud + L

dt
-L este inductanta nfasurarii releului.
Aceasta tensiune ar putea atinge valori ridicate ce ar conduce la distrugerea tranzistorului. Prevenirea
acestui fenomen se face prin conectarea diodei D n paralel cu nfasurarea releului, cu anodul n drena
tranzistorului.
Releele pot fi nlocuite cu alte actuatoare (elemente de executie) sau chiar cu nfasurarile unui motor pas
cu pas.
5.6.5. Numaratorul Johnson
La aceasta varianta se utilizeaza un registru mai simplu (intrare serie, iesire paralel, SIPO). Initializarea
numaratorului se face prin aplicarea unui impuls de stergere. Numarul de stari distincte ale circuitului n cazul
unui ciclu complet de functionare nu mai este n ci este 2n.

97

Descrierea functionarii:
1
2

Initializarea se realizeaza aplicnd un semnal de stergere nMR = 0, care determina Q3 Q2 Q1 Q0 = 0000.

n continuare se aplica impulsuri de tact pe o perioada ct se doreste functionarea circuitului.
Tabelul 5.4
Functionarea numaratorului Johnson pentru n = 4 biti
Nr. tact

ciclul
complet
defunctionare
cuprinde8
impulsuri de
tact

Initializare

10

f
Din tabelul 5.4 si figura 5.34 se observa ca pentru orice iesire Qi, TQ = 2n TCLK , respectiv fQ =
i

CLK

2n
Circuitul functioneaza ca divizor de frecventa cu 2n . n cadrul unui ciclu circuitul functioneaza ca
numarator pna la 2n , m = 2n si m = numarul starilor distincte ale circuitului, in cadrul ciclului de functionare
m purtnd si denumirea de modulul numaratorului n inel.
Este posibila numararea impulsurilor de tact deoarece fiecarui impuls de tact i corespunde un cod binar,
urmarind valorile de la iesirile Q . Astfel de circuite pot fi utilizate pentru comanda succesiva
ntretesuta a n elemente actuatoare.
n figura 5.35 este prezentata realizarea practica a unui numarator Johnson pe 8 biti si diagramele de
semnal aferente.

98

5.6.6. Memoriile FIFO si LIFO

Sunt memorii temporare organizate pe n cuvinte binare de cate b biti compuse din b registre de deplasare
seriale SISO de cate n biti fiecare.
FIFO First In First Out (primul cuvnt scris este primul citit).
LIFO -Last In First Out (ultimul cuvnt scris este primul citit).
In functie de memorie deplasarea poate fi intr-un sens sau in ambele sensuri. In cazul in care deplasarea
are loc in ambele sensuri, registrul trebuie prevazut cu o intrare care sa indice sensul de deplasare.
Memoria FIFO
Daca se doreste memorarea a n cuvinte de b biti trebuie utilizate b registre de deplasare, fiecare registru
fiind format din n bistabile. n acest caz informatia se deplaseaza ntr-un singur sens de la stnga la dreapta.
nscrierea informatiei se face paralel, la fel si citirea. Primul cuvnt citit este primul cuvnt scris n memorie.
Citirea (dar simultan si nscrierea) se realizeaza pe frontul crescator al impulsurilor de tact.

nscrierea cuvintelor binare de b biti in memorie se face in paralel pe cele b intrari seriale prin aplicarea
a cate unui impuls de tact si deplasarea acestora spre dreapta. Citirea se face tot paralel pe cele b iesiri seriale
aplicnd in continuare impulsuri de tact.
Memorie este plina atunci cnd s-au nscris toate cele n cuvinte binare de cate b biti. Dupa umplerea
complecta a memoriei primul cuvnt citit este primul cuvnt nscris in memorie.
In procesul de citire informatia se deplaseaza in continuare spre dreapta cu fiecare impuls de tact aplicat.
Prin citire, informatia se pierde! Acest tip de memorie poate fi utilizat la gestionarea adreselor altor memorii
pe durata ntreruperilor unui sistem cu microprocesor.

99

Memoria LIFO
Pentru aceasta memorie este necesar un registru SISO bidirectional. In acest caz registrele au o linie
R / L care specifica sensul deplasarii.
nscrierea cuvintelor se face ca si la memoria FIFO, prin deplasarea spre dreapta a datelor
R / L 1iar citirea se face prin deplasarea in sens invers (spre stnga) a acestora R / L 0 . Astfel ultimul

cuvnt nscris este si primul citit. Iesirile de date sunt reprezentate de iesirile Qn 1ale fiecarui registru.
Memoria LIFO se utilizeaza ca memorie stiva in sistemele cu microprocesoare.
Tabelul 5.5 Sinteza principalelor tipuri de registre

Tip registru

Comuta
pe

TTL
Cod

SISO

Front

SIPO

Front

PIPO

PISO

Combinate

Universale

Front

CMOS
n

74164

74174
74374
74574

6
8
8

Observatii, comentarii

4006
Cod
4031
4517
4731

18
n
64
64
64

1 registru n capsula 2 registre n capsula, prize la 16,

32, 48 si 64
4 registre n capsula

4015

2 registre de 4 biti ntr-o capsula

4
4

3 stari
idem 374, alta dispunere pini Latch D cu controlul
polaritatii tactului
3 stari

4042
4076

configurabil 2x4,5,8,9 sau 1x10, 12, 13, 14, 16, 17, 18

Front

74165

intrari J nK

Front

74166
74195
74594
74595
74597

8
8
8
8
8

Front
Front
Front

7495
74194

4014
4021
4035
4094

8
8
4
8

PISO, SISO
intrari J nK
SISO, PIPO, 2 intrari de tact
SISO, PIPO, 2 intrari de tact, 3 stari
PIPO, SIPO, PISO
PISO, SISO
PISO, SISO
PIPO, SISO bidirectional, J nK
SISO, SIPO, 3 stari

40104

3 stari

4
4

100

6. NUMARATOARE
6.0. Introducere
Numaratoarele sunt circuite care evolueaza periodic (ciclic) ntre anumite stari. Numarul starilor distincte
dintr-un ciclu se numeste modulul numaratorului si se noteaza cu m. Numaratoarele n inel sau Johnson,
realizate cu registre de deplasare formate din bistabile D, studiate anterior aveau modulul m = n respectiv m =2n;
n

(n era numarul de bistabile a registrului). n acest caz m 2 .

Se pune problema obtinerii cu acelasi numar de bistabile n a unui numar ct mai mare de stari distincte n
cadrul unui ciclu, adica a maririi modulului m. Numarul n de bistabile necesare pentru realizarea unui numarator
modulo m este n log2 m.

6.1. Clasificarea numaratoarelor

1.
Dupa modul de aplicare a impulsurilor de tact
-asincrone tactul se aplica numai bistabilului celui mai putin semnificativ, urmatoarele bistabile au
semnalul de tact provenit de la iesirea Q sau /Q a bistabilului precedent;
-sincrone impulsul de tact se aplica simultan tuturor bistabilelor.
2

Dupa modul
n

-Binare m =2 ;
-Zecimale sau decadice m = 10;
n

-Modulo p 2 .
3
Dupa sensul de numarare
-directe acestea numara ntr-un singur sens in sens direct adica crescator;
-inverse -acestea numara in sens descrescator
-reversibile -numara n ambele sensuri adica att n sens direct ct si n sens invers.
Un numarator care evolueaza ciclic prin exact 10 stari se numeste zecimal sau decadic. Daca cele 10 stari
sunt 0, 1, 2, ..., 9 atunci el se mai numeste numarator BCD (Binary Coded Decimal).
Bistabilele utilizate n constructia numaratoarelor sunt de tip T realizate de obicei din bistabile JK sau DMS, cu T = 1 permanent sau uneori cu validarea accesibila n exterior.
Initializarea numaratorului se face de obicei prin intermediul semnalului de stergere (Reset sau Master
Reset), activ SUS sau JOS (nMR). Stergerea se poate face asincron, daca survine independent de starea
semnalului de tact si de ndata ce semnalul MR este activ sau sincron, n care stergerea se face numai dupa
frontul activ al semnalului de tact (crescator sau descrescator).
Anumite numaratoare poate fi initializate n orice stare daca sunt prevazut cu posibilitatea ncarcarii
paralel, folosind o linie aditionala notata LD (LOAD), activa SUS sau JOS (nLD). ncarcarea se poate face
asincron, daca survine ndata ce semnalul LD este activ sau sincron, n care ncarcarea se face numai dupa
frontul activ al semnalului de tact (crescator sau descrescator).

101

6.2. Numaratoare asincrone

6.2.1. Numaratorul asincron binar direct
4

Pentru n = 4 bistabile numarul starilor distincte (modulul numaratorului) binar este m = 2 = 16.
Impulsurile de tact se aplica primului bistabil, urmatoarele bistabile avnd fiecare ca semnal de tact iesirea Q a
bistabilului anterior. Bistabilele functioneaza n regim de divizor de frecventa. Divizarea frecventei de tact
depinde de pozitia n numarator a bistabilului la iesirea caruia se culege semnalul.
In figura 6.2 s-a reprezentat un ciclu complet de functionare si partial nceputul celui de-al doilea ciclu.
Iesirile numaratorului evolueaza n sens crescator (direct), cu fiecare impuls de tact aplicat valoarea la iesire
creste cu o unitate. Numaratorul prezentat este modulo 16 (are 4 bistabile). Cel de-al 16-lea impuls de tact
ncheie ciclul, el aducnd numaratorul pe zero. Cel de-al 17-lea este primul impuls de tact din cel de-al doilea
ciclu.

La un moment dat codul binar de iesire corespunde numarului de impulsuri de tact aplicate n ciclul
respectiv, in aceasta constnd practic functia de numarare. Citind iesirile dupa cel de-al 11-lea impuls de tact,
rezulta Q3Q2Q1Q0 = 1011, care este tocmai corespondentul n binar al numarului zecimal 11.
Pentru extinderea capacitatii de numarare se pot conecta mai multe numaratoare n cascada prin
conectarea iesirii Q3 la intrarea de tact a urmatorului numarator.

102

6.2.2. Numaratorul asincron binar invers

n anumite aplicatii este necesara utilizarea unor numaratoare care sa poata numara si n sens invers, adica
numaratorul sa si micsoreze continutul cu cte o unitate la fiecare impuls de tact. n acest scop semnalul de tact
a bistabilului urmator nu se mai culege de la iesirea Q a bistabilului anterior, ci de la iesirea nQ.

Cnd Q trece din 1 n 0, nQ trece din 0 n 1, (bistabilul urmator nu comuta), dar cnd Q trece din 0 n 1,
nQ trece din 1 n 0 si determina comutarea bistabilului urmator. Acest lucru poate fi verificat n tabelul
6.1.
Tabelul 6.1
Functionarea (partiala) a numaratorului binar asincron invers
Tactul
Valoare initiala
1
2
3
4
5 ...

Q3
0
1
1
1
1
1
...

Q2
0
1
1
1
1
0
...

Q1
0
1
1
0
0
1
...

Q0
0
1
0
1
0
1
...

Corespondent zecimal
0
15
14
13
12
11 ...

103

Tema. Sa se analizeze functionarea numaratoarelor din figurile 6.5 si 6.6.

6.2.3. Numaratorul asincron binar reversibil

Numaratorul reversibil (figura 6.7) poate efectua att operatia de numarare n sens direct (n sus)
ct si n sens invers (n jos). Determinarea sensului de numarare se stabileste printr-o linie suplimentara
de sens notata de obicei U/nD (UP/nDOWN). Bistabilele folosite sunt de tip T realizate din JK sau DMS.
-daca U/nD = 1 se conecteaza Qk ? CLKk+1, numarare n sens direct;
-daca U/nD = 0 se conecteaza /Qk ? CLKk+1, numarare n sens invers.

104

6.2.4. Numaratoare asincrone zecimale

Numaratorul zecimal din figura 6.8 este des ntlnit n aplicatiile practice. El se bazeaza pe structura
numaratorului asincron binar din figura 6.1 la care se adauga un circuit de decodificare a starii 10, format dintr-o
poarta SI-NU. Cnd numaratorul ajunge n starea 10, iesirea portii SI-NU trece n 0 logic, determinnd trecerea
numaratorului n starea 0, dupa care ciclul de functionare se repeta.
6.2.5. Numaratoare asincrone disponibile pe piata
Cele mai utilizate numaratoare asincrone n tehnologie TTL sunt 74LS93 (binare direct) si 74LS90
(zecimal direct). Ele sunt dublate de variantele ulterioare 74LS293 si 74LS290 la care alimentarea se face la
pinii 8 (GND) si 16 (VCC), deoarece la 74LS93 respectiv 74LS290 pinii de alimentare erau plasati neobisnuit
(pinul 10 GND, pinul 5 VCC). Varianta 74LS390 contine echivalentul a 2 numaratoare 74LS290 ntr-o singura
capsula, iar 74LS393 contine echivalentul a doua 74LS293 ntr-o singura capsula. n tehnologie CMOS sunt
disponibile mai multe numaratoare asincrone, de exemplu 4020, 4040, 4060 (tabelul 4.x).
n

6.2.6. Sinteza numaratoarelor asincrone modulo p

n

Exista aplicatii n care modulul numaratorului nu mai este o putere ntreaga a lui 2 (m ?2 unde n natural).
Modulul unui astfel de numarator se va nota cu p. Pentru un ceas electronic, p poate fi egal cu 7, 12, 24, 38, 29,
30, 31, 365, 366 etc. Se pot realiza astfel de numaratoare modulo p, cu p = m plecnd de la numaratoare binare
n

asincrone cu m =2 , transformarea efectundu-se prin scurtarea ciclului de functionare a numaratorului la p stari,

cu p = m.
Modul n care se determina structura unui astfel de numarator este ilustrat n exemplul urmator. Fie un
numarator asincron direct (n sens crescator) cu p = 51. Numarul minim de bistabile necesar n se determina din
n

conditia: 2 -1 < p <2 , adica 2 -1 < 51 <2 , ndeplinita n conditiile exemplului considerat
pentru n =6 (32 < 51 < 64).
Functionarea numaratorului cu p = 51 implica practic resetarea acestuia n cadrul unui ciclu dupa aplicarea

105

celui de al 51-lea impuls de tact. Acest lucru este posibil prin identificarea starii 51 cu ajutorul unui circuit
decodificator, care n cel mai simplu caz poate fi o poarta SI-NU si stergerea numaratorului prin activarea liniei
nCLR. n figura 6.10 este prezentata schema numaratorului modulo 51 care functioneaza pe acest principiu.

Resetarea numaratorului trebuie sa se produca n momentul n care numaratorul ajunge n starea p =

51. Modulul p = 51 se poate scrie n binar sub forma:
p =51= 1*32+1*16+0*8+0*4+1*2+1*1 adica:
32
Q5
1

16
Q4
1

8
Q3
0

4
Q2
0

2
Q1
1

1
Q0
1

Determinarea acestei stari se face utiliznd o poarta SI-NU cu 4 intrari la care sunt conectate o
parte din iesirile numaratorului, respectiv Q5 Q4 Q1 si Q0 care sunt pe 1 logic pentru prima data ntr-un ciclu
de numarare pentru starea 51. n urma activarii liniei /CLR n care iesirea portii SI-NU este 0 logic, aceasta stare
se va transforma n starea 000000 (starea initiala). Astfel numarul starilor distinct ale numaratorului este redus
6

de la 64 (corespunzatoare modulului m= 2 ) la p = 51.

n structura prezentata schema nu prezinta o functionare sigura datorita dispersiei timpilor de propagare
tPCLRQ. Bistabilul cu timpul de propagare cel mai redus se reseteaza primul, iesirea Q corespunzatoare care este
legata la una din intrarile portii SI-NU trece pe zero. Iesirea portii SI-NU trece n 1 logic ntrerupnd astfel
procesul de stergere integrala a numaratorului (a bistabilelor care au mai ramas pe 1 logic).
Pentru nlaturarea acestui neajuns este necesar un circuit de memorare a semnalului de stergere (nCLR) pe
o durata care sa fie mai mica dect perioada de repetitie a impulsului de tact, dar suficient de mare pentru
initializarea sigura pe 0 a tuturor bistabilelor. Acest circuit se intercaleaza ntre X1 si X2 si are schema din
figura 6.11.

Dupa cum se observa din schema, circuitul de memorare folosit este n acest caz un latch S-R. Iesirea
portii SI-NU, X1 se afla pe 1 logic pna cnd apare frontul scazator al celui de al 51-lea impuls de tact. n acest
moment X1 trece n 0 logic, determina setarea bistabilului si punerea liniei X2 pe 0 logic. n acest moment
ncepe procesul de stergere a numaratorului. Iesirea portii SI-NU, X1 va sta scurt timp pe 0 logic, mai exact pna
cnd una din iesirile Q5, Q4, Q1 sau Q0 trece pe 0 logic. Desi X1 este deja 1 logic, latch-ul memoreaza impulsul
de stergere, mentinnd n continuare linia X2 pe 0 logic pna cnd apare frontul crescator al impulsului de tact,
n care se produce resetarea bistabilului SR si trecerea iesirii X2 pe 1 logic. Se poate observa ca latimea noului

106

impuls de stergere X2 = /CLR este proportionala cu durata ct semnalul de tact, CLK, este pe 0 logic. Se
presupune ca acest interval de timp este suficient de mare pentru stergerea (initializarea) tuturor bistabilelor din
care este compus numaratorul. n caz contrar, factorul de umplere al semnalului de tact se alege astfel nct sa fie
satisfacuta aceasta conditie.
n figura 6.12 este prezentata schema electrica pentru un numarator asincron direct cu n = 5 bistabile, cu
un ciclu de 32 de stari (S1 deschis), respectiv de 27 de stari (S1 nchis). Cele doua inversoare din schema
asociate bistabilului U1A simuleaza o stergere ntrziata a respectivului bistabil -un tpCLRQ mai mare dect la
celelalte bistabile. Cu S2 se poate valida sau inhiba aceasta ntrziere suplimentara.

Figura 6.13.a. Numarator asincron direct modulo p = 27, functionare corecta(S1 nchis, S2 spre dreapta).

Figura 6.13.b. Numarator asincron direct modulo p = 27, functionare incorecta n secventa ...26, 27+ stergere,
2, 3, ... obtinuta pentru S1 nchis si S2 spre stnga.

107

6.2.7. Determinarea frecventei maxime de operare pentru numaratoarele asincrone

Principalul avantaj al numaratoarelor sincrone l constituie simplitatea arhitecturii, aspect contrabalansat de
dezavantajul major al unei frecvente maxime de operare reduse, datorata propagarii succesive a semnalului de
tact. ntrzierea produsa de un bistabil este egala cu tpCLRQ. Pentru stabilirea frecventei, maxime de operare
trebuie tinut cont de cazul cel mai defavorabil n care comuta toate cele n bistabile, impulsul de tact urmator se
putndu-se aplica numai dupa stabilizarea efectului impulsului de tact anterior. Uzual starea stabila a
numaratorului naintea aplicarii unui nou impuls de tact trebuie sa dureze un interval de timp t necesar citirii
starii numaratorului (decodificarea cuvntului de stare). Din aceste motive perioada minima de repetitie a
tactului n cazul cel mai defavorabil este:
T

CLK min

=n t

P(CLK Q)

+t

unde n este numarul de bistabile din componenta numaratorului. n cazul n care intre iesirea Q a bistabilului
anterior si intrarea CLK a bistabilului urmator exista circuite care produc ntrzieri (de exemplu multiplexoare la
numaratoarele reversibile), durata minima a impulsului de tact este:

TCLKMax = n tp(CLK Q) + (n 1)t pMUX +t , iar frecventa maxima de functionare este:

108

Acest fenomen limiteaza frecventa maxima de tact la care poate functiona numaratoarele asincrone (de exemplu
pentru circuitele 74LS90, 74LS93 fMax = 16 MHz, tipica pentru numaratoare asincrone ).

6.3. NUMARATOARE SINCRONE

Aceasta categorie de circuite asigura functionarea la frecvente mult mai mari dect n cazul numaratoarelor
asincrone datorita aplicarii simultane a impulsului de tact la intrarile de tact ale tuturor bistabilelor.
6.3.1. Metode de generare a semnalului T
n cadrul unui ciclu de functionare al numaratorului la trecerea dintr-o stare in alta in urma aplicarii impulsului
CK
, unele bistabile trebuie sa basculeze, altele nu. nseamna ca trebuie utilizate bistabile de tip T cu
de tact
JK MS
intrarea T accesibila (bistabilul
la care J se leaga mpreuna cu K si formeaza T ) pentru a permite ca
naintea aplicarii urmatorului impuls de tact sa se aplice la intrarea T a bistabilului ce trebuie sa basculeze
(conform tabelului de functionare), nivelul 1 logic, iar la intrarea T a celorlalte nivelul 0 logic. Apare astfel
necesitatea utilitarii unor circuite logice pentru generarea valorilor T ce corespund
celor n bistabile folosite pentru ca functionarea numaratorului sa decurga in conformitate cu tabelul de
functionare dorit.
Procedura de determinare a structurii circuitului logic destinat generarii valorilor logice pentru intrarile T se
va exemplifica pentru tabelul de functionare ce corespunde unui numarator binar sincron pe 4 biti.
Procedura poate fi aplicata similar si unor numaratoare care functioneaza dupa alte tabele de functionare.

Tabelul de functionare (este valabil att pentru numaratoarele asincrone cat si pentru cele sincrone):
Nr. tacte
initializare
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16 (0)

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0

T0 = 1
T1 = Q0
T2 = Q0 Q1 = Q1 T1 T = Q Q Q = Q T
3

..
Tn1 = Q0 Q1 ... Qn2 = Tn2 Qn2

109

Din tabel se deduc urmatoarele:

-bistabilul de rang 0 trebuie sa basculeze la fiecare impuls de tact, deci T0 = 1 n permanenta.
-bistabilul de rang 1 basculeaza numai atunci cnd n starea de dinaintea aplicarii impulsului de tact
Q0 = 1, deci T1= Q0.
-bistabilul de rang 2 basculeaza numai atunci cnd n starea anterioara att Q0 ct si Q1 sunt pe 1
adica:
-bistabilul Q3 basculeaza numai atunci cnd anterior aplicarii impulsului de tact Q0, Q1 si Q2 sunt pe
1 deci T3 = Q0 Q1 Q2 = Q2 T2
.

n general se poate scrie: Tn1 = Q0 Q1 ... Qn2 = Tn2 Qn2

Revenind la numaratorul pe 4 biti, n functie de modul de scriere al valorilor T se disting doua metode de
generare a acestora:
-seriala n acest caz valorile lui T se obtin din valorile anterioare:
-paralela la care valorile lui T se obtin direct din valorile lui Q:
Generarea valorilor lui T pentru un numar de 4 biti prin metoda seriala:

Figura 6.16. Generarea semnalelor T0 T3 si T4 (Carry).

Semnalul Carry se genereaza din semnalul T3 si Q3 si se aplica intrarii T0 a numaratorului urmator n

cazul
extinderii capacitatii de numarare.
n cazul generarii seriale a valorilor T n cazul cel mai defavorabil, durata minima a impulsului de tact
este data de: TCK min = tP(CK Q) +(n 2)tPSI +t .
Dezavantaj: -tp mai mare dect in cazul generarii paralele a valorilor T
Avantaje: -se utilizeaza numai porti SI cu doua intrari.
n cazul generarii paralele a valorilor T , durata minima a impulsurilor de tact este:
T

CK min

=t

P(CK Q)

+t

+t .
PSI

Se observa ca tp este mai mic dect la numaratoarele asincrone cu acelasi numar de bistabile (frecventa de tact
mai ridicata). Din acest motiv aceasta este varianta preferata la realizarea numaratoarelor n integrate.

110

6.3.2. Numaratorul sincron binar direct pe 4 biti

Descrierea functionarii

Schema unui numarator binar sincron pe 4 biti cu generarea paralela a semnalului T.

Relatiile pentru generarea valorilor T sunt cele ce nu contin pe T anterior. Fiecare valoare T este
generata doar pe baza valorilor Q pentru a scurta timpul de generare. Astfel ntrzierea de generare este doar a

111

unei singure porti SI. Impulsurile de tact CK se aplica simultan la toate bistabilele. Exista de asemenea o intrare
de initializare comuna /CLR pentru toate bistabilele. Numaratorul numara doar n sens direct (crescator), iar
iesirea CARRY serveste pentru interconectarea numaratorului reprezentat cu un alt numarator identic pentru bitii
superiori Q4 ...Q7 si se conecteaza la intrarea T0 care devine practic T4 al celui de al doilea numarator.
6.3.3. Numarator sincron reversibil
Descrierea functionarii

112

6.3.4. Numarator sincron BCD

Descrierea functionarii

6.3.5. Numarator sincron presetabil

6.3.6. Extinderea capacitatii de numarare
Pe lnga legatura amintita trebuie interconectate si intrarile de tact si de stergere ca n figura urmatoare ce
prezinta interconectarea a doua numaratoare sincrone pe 4 biti:

113

6.3.7. Decodificarea iesirii numaratoarelor

114

6.3.8. Sinteza numaratoarelor sincrone

6.4. DIVIZOARE DE FRECVENTA

Orice numarator este n acelasi timp un divizor de frecventa, raportul de divizare fiind chiar modulul p al
numaratorului. Cel mai simplu caz este cel cu divizare cu un raport fix, iar cel mai flexibil divizorul
programabil de frecventa, la care raportul de divizare este specificat din exterior si se poate modifica oricnd.
Este important de aratat ca nu ntotdeauna factorul de umplere la iesirea divizorului este , existnd aplicatii n
care acest aspect nu este deranjant. Daca se doreste un factor de umplere de exact trebuie adaugata logica
suplimentara, asa cum se va vedea n exemplele urmatoare. Daca raportul de divizare este un numar par, de
exemplu 2 k, cea mai simpla metoda de a obtine un factor de umplere de este de a diviza mai nti cu k si
apoi cu 2 (cu un bistabil D sau JK comandat pe front).
6.4.1. Divizoare de frecventa cu un numar fix 6.4.2. Divizoare programabile de frecventa
Schema din figura 6.x utilizeaza un numarator asincron CMOS (4040) si doua comparatoare pe 4 biti pentru a
specifica raportul de divizare. Numaratorul evolueaza direct, de la 0 pna la valoarea prestabilita de [KPD2
:KPD1], moment n care cele doua comparatoare sesizeaza egalitatea si activeaza semnalul de stergere MR.
Adaugnd un al treilea comparator se obtine n acelasi mod un divizor programabil de frecventa pe 12 biti.
Schema prezentata este una care functioneaza foarte bine n regim de simulare digitala, dar nu n realitate
deoarece foloseste circuite CMOS si TTL LS n acelasi montaj. Pentru a rezolva acest neajuns, cel mai bine este
sa se foloseasca variantele HC sau HCT ale circuitelor prezentate: 74HCT4040 si 74HCT85, caz n care schema
nu va mai prezenta nici un neajuns.
ntrebari: Indicati potentialele probleme ale schemei din figura 6.x.

115

Al doilea exemplu de divizor programabil utilizeaza doua numaratoare sincrone configurate sa evolueze n sens
invers (U1 si U2) si un latch RS de memorare a impulsului de stergere, asa cum a fost prezentat n figura 6.11.
Functionarea divizorului este simpla: [KPD2:KPD1] specifica raportul de divizare, numararea se face n sens
descrescator de la p spre 0, starea 0 determinnd stergerea latch-ului RS si ncarcarea numaratoarelor cu p.
Diagramele de semnal (figura 4.x) indica o divizare initiala cu 5, urmata de schimbarea raportului si o divizare
cu 8.

116

Cel de-al treilea exemplu de divizor programabil de frecventa este si cel mai versatil: utiliznd doua numaratoare
CMOS 4029 si ncarcarea comandata de o poarta SAU-NU cu un numar de intrari egal cu numarul de circuite
4029 utilizate, circuitul ofera:
-numarare n sens crescator, de la p la 255 (U/nD = 1);
-numarare n sens descresator, de la p la 0 (U/nD = 0);
-numarare binara (B/nD = 1);
-numarare zecimala (B/nD = 0).
ntrebare: Specificati unde se afla iesirea divizorului din figura 6.x si forma semnalului divizat.

117

6.5. APLICATIILE NUMARATOARELOR

Tabelul 6.x
Sinteza principalelor tipuri de numaratoare
Tip
numarator

Asincron
binar
direct

Front

Asincron
BCD
direct
Sincron
binar
direct
Sincron
BCD direct

Reset
A, H
A, H
A, H
A, H
A, H

Load
-

sau

sau

CMOS

Cod

74LS293
74LS393

4
4

TTL

74LS290
74LS390

4
4
4
4

A, L
S, L
A, H
A, H

S, L
S, L
A,H
-

74LS161
74LS163

A, L
S, L
A, H
A, H

S, L
S, L
A, H
-

74LS160
74LS162

A, L

Observatii, comentarii

Cod

4020
4040
4060

14
12
14

4516
4520

4
4

4510
4518
4029

44
4

2 x 74LS293 ntr-o capsula

Disponibile iesirile Q0, Q3-Q13
Disponibile toate iesirile Q0-Q11
Iesiri Q3-13, oscilator intern, RC
extern
Zecimal, reset activ SUS
2 x 74LS293 ntr-o capsula

2 numaratoare ntr-o capsula

4
4
2 numaratoare ntr-o capsula
Reversibil, BDC / binar, fara stergere

Universale

118

7. MEMORII SEMICONDUCTOARE
7.0. Introducere
Sunt circuite integrate care au ca scop stocarea informatiei sub forma binara. Memoriile reprezinta
categoria de circuite integrate cu cea mai mare raspndire si vnzare n lume n prezent. Ele se gasesc sub
forma distincta sau intra n componenta altor circuite integrate cum ar fi microprocesoare,
microcontrolere, FPGA, circuite de telecomunicatii, etc.

7.1. Clasificarea memoriilor

Traditional se deosebesc doua categorii largi de memorii:
-memorii care pot fi doar citite, denumite ROM (Read Only Memory);
-memorii care pot fi si scrise si citite, denumite RAM (Random Access Memory). n functionare
normala, memoriile ROM se pot doar citi. nscrierea informatiei ntr-o astfel de memorie se realizeaza
ntr-o etapa anterioara utilizarii ei printr-o procedura numita programare (programming sau mai corect
burning). Memoriile RAM ar trebui denumita corect RWM (Read Write Memory) deoarece se pot citi si
scrie n orice moment si la orice adresa, ele fiind memorii la care accesul poate fi aleator.
Din punct de vedere al tehnologiei de fabricatie exista memorii cu tranzistoare bipolare, MOS, CMOS
respectiv BiCMOS.
Memoriile volatile si pierd continutul la deconectarea alimentarii, pe cnd memoriile nevolatile si mentin
informatia stocata si fara prezenta tensiunii de alimentare. n general memoriile ROM sunt nevolatile, iar
cele RAM sunt volatile.
n functie de organizarea magistralei de date, deosebim memorii paralel si seriale. n prezent se fabrica
memorii seriale EEPROM si SRAM.
n functie de modul de utilizare:
-memorii de program.
-memorii de date. n general memoriile ROM sunt folosite pentru stocarea programelor iar memoriile
RAM a datelor.
Clasificarea n memorii RAM si ROM mai are n prezent doar o semnificatie academica, deoarece
memoriile EEPROM si Flash pot fi citite si scrise n functionare normala la orice adresa (comportament
de RAM), iar memoriile SRAM nevolatile (NV SRAM) stocheaza informatia peste 10 ani fara alimentare
externa (comportament de ROM).
Cteva caracteristici importante ale principalelor tipuri de memorii produse n prezent sunt prezentate
comparativ n tabelul 5.1. Reprogramabilitatea si posibilitatea de programare n montaj sunt specifice doar
unor tipuri de memorii ROM, de aceea cmpurile aferente lor au fost hasurate n cazul memoriilor RAM.
O memorie ideala se caracterizeaza prin capacitate ridicata de stocare (si implicit densitate mare de
integrare), timp de acces redus, programabilitate n circuit, informatie nevolatila, consum de curent scazut
si cost redus. Categoriile de memorii din tabelul 7.1 au doua sau mai multe avantaje din cele de mai sus
singura care le ndeplineste pe toate fiind nsa memoria Flash.

119

Tabelul 7.1
Comparatie ntre caracteristicile diverselor tipuri de memorii
Tipul
memoriei
ROM
PROM
EPROM
OTP
EEPROM
Flash
NV RAM
SRAM
DRAM

Capacitate

Volatila

Mare
Mica
Medie
Medie
Medie
Mare
Medie
Mare
Foarte mare

NU
NU
NU
NU
NU
NU
NU
DA
DA

Celula elementara
cu 1 tranzistor
DA
DA
DA
DA
NU
DA
NU
NU
DA

Reprogramabila
NU
NU
DA
NU
DA
DA

Programare
n montaj
NU
NU
NU
NU
DA
DA

7.2. Unitati de masura a informatiei

Bitul este cea mai mica unitate de masura a informatiei. Un bit este prin definitie masura cantitatii de
informatie necesara eliminarii nedeterminarii la aruncarea cu banul. n algebra booleana un bit poate
memora un 0 sau un 1. Multiplii bitului (notat cu b) sunt kilobitul, megabitul, gibabitul si terabitul:
10

1kb =2 b=1024b
20

1 Mb = 2 b = 1024 kb = 1.048.576 b
30
1 Gb = 2 b =1024 Mb = 1.073.741.824 b
40

1 Tb = 2 b = 1024 Gb = 1.099.511.627.776 b
n echipamentele numerice informatia este organizata fizic si logic. Prin organizare fizica se ntelege
modul de stocare propriu memoriei semiconductoare, iar prin organizare logica modul de organizare a
informatiei n echipament. Cele doua marimi nu sunt neaparat egale. Exista memorii integrate cu
organizare multipla de obicei pe 8 sau 16 biti (memoria din figura 7.1 are o capacitate de 64 de biti si se
poate organiza n 64 de cuvinte de 1 bit, 16 cuvinte de 4 biti sau 8 cuvinte de 8 biti).
Marimea logica care caracterizeaza latimea unei adrese de memorie adresata unic se numeste cuvnt.
Cuvntul are o latime de unul sau mai multi octeti (1, 2, 4 sau 8). Mai multe locatii de memorie de la
adrese succesive formeaza o pagina de memorie. O pagina de memorie poate avea 2 kB sau mai mult.

n circuitele de memorie, informatia este organizata fizic pe 1 bit, 4 biti, 8 biti, 16 biti sau 32 de biti. O
locatie de memorie de 8 biti se mai numeste octet (byte), iar una de 4 biti o jumatate de octet sau nibble.
Octetul (notat o sau B) are aceeasi multipli ca si bitul kB, MB, GB, TB.

120

7.3. Parametrii memoriei

Timpul de acces este cel mai important parametru dinamic al unei memorii si reprezinta durata dintre
momentul adresarii memoriei pna la momentul n care la iesirea de date devine disponibila informatia
accesata. Timpul de acces este cuprins ntre cteva ns la cele mai rapide memorii SRAM la cteva sute de
ns la cele mai lente memorii EPROM.
Capacitatea memoriei (exprimata de obicei n multipli de biti sau de octeti) este C = m k unde:
m = numarul de cuvinte distincte ce pot fi adresate;
k = numarul de biti ce corespund fiecarui cuvnt memorat.

7.4. Functionarea unei memorii

Selectia unui cuvnt din memorie se poate face liniar, utiliznd un singur decodificator sau prin
coincidenta, utiliznd doua decodificatoare unul pentru linii si altul pentru coloane (figura 7.2). Selectia
prin coincidenta este singura utilizata la memoriile de capacitate mare. De exemplu n cazul unei memorii
avnt o capacitate de 1 Mcuvnt, sunt necesare 20 de linii de adresa, iar utilizarea unui singur DCD ar
presupune ca acesta sa aiba 1.048.576 linii de iesire, pe cnd utilizarea a doua DCD, fiecare cu 10 intrari,
reduce numarul de linii de iesire pentru fiecare DCD la 1024. n figura 7.2 matricea de memorare este
presupusa bidirectionala, la selectia prin coincidenta cuvntul avnd o latime de 1 bit. n cazul des ntlnit
n practica de cuvinte pe 4, 8 sau 16 biti modelul matricii de memorare bidirectional nu mai satisface si se
utilizeaza un model tridimensional (figura 7.2).

7.5. Memorii ROM

Exista mai multe variante constructive pentru memoriile ROM (figura 7.3).
Memoriile ROM cu programare prin masca se refera la memorii programate la producator, caz n care
informatia se scrie la locul fabricatiei si nu poate fi modificata ulterior de utilizator. Continutul memoriei
este conform cu dorintele utilizatorului. Aceste memorii sunt ieftine, dar se produc doar la comenzi
ridicate (peste 10.000 de bucati).
Memoriile PROM (Programmable ROM) pot fi programate la utilizator, dar o singura data (informatia
scrisa nu mai poate fi rescrisa).
Memoriile EPROM (Erasable PROM) sunt reprogramabile electric de catre utilizator. Circuitele EPROM
se sterg prin expunere la radiatii ultraviolete, permitnd apoi o noua nscriere.
Memoriile OTP (One Time Programmable) sunt o varianta a circuitelor EPROM ncapsulate n plastic
fara fereastra de cuart. Acestea se pot programa o singura data, fiind nsa mai ieftine dect omoloagele
EPROM.

121

Memoriile EEPROM (Electrically Erasable PROM) asigura utilizatorului posibilitatea programarii si

stergerii electrice n circuitul final, fara a fi nevoie de expunerea structurii la radiatii ultraviolete.
Memoriile FLASH sunt o varianta de EEPROM la care procesul de stergere este foarte scurt (cteva
microsecunde) fata de zeci de ms la EEPROM, respectiv zeci de minute la expunere la radiatii
ultraviolete la EPROM).
Memoriile ROM programabile prin masca si cele PROM s-au produs si cu tranzistoare bipolare; aceste
tipuri nu se mai utilizeaza n proiectele moderne. Memoriile EPROM, OTPROM, EEPROM sunt fabricate
n tehnologie NMOS si mai ales CMOS.

7.5.1. Schema bloc a unei memorii ROM

Se pot imagina mai multe arhitecturi didactice pentru a putea explica si ntelege functionarea unei
memorii ROM. Una dintre acestea (figura 7.4) se obtine interconectnd un decodificator cu un codificator.
n figura 5.4, semnificatia liniilor electrice este:
-A0 -An-1 sunt liniile de adresa prin intermediul carora se specifica cuvntul ce va fi citit;
n

-W0, ..., Wm-1 sunt m= 2 linii de cuvnt, ele selecteaza intern cuvntul adresat.
-D0, ..., Dk-1 sunt k linii de date, k fiind latimea cuvntului memorat.

Aplicnd o adresa la liniile A0 An-1, la iesirea DCD se activeaza o singura linie Wi. La iesirea CD se
obtine un cod pe k biti ce reprezinta chiar informatia nmagazinata n locatia ce corespunde liniei de
cuvnt Wi active, respectiv adresei selectate la intrarea DCD si implicit a memoriei ROM. n aceasta
schema sediul informatiei memorate este CD, DCD necontinnd informatia ce urmeaza sa fie citita.
Cuvntul binar obtinut la iesirea CD depinde de structura codificatorului, nscrierea sau programarea unui
cuvnt ntr-o anumita locatie se face prin modificarea structurii schemei CD ce corespunde liniei de
cuvnt respective.

122

7.5.2. Memorii ROM programabile prin masca

Un asemenea circuit este produs parcurgndu-se aproape toate etapele normale de fabricatie cu exceptia
unei ultime etape n care folosind o masca specifica cerintelor utilizatorului se adapteaza memoria pe baza
unui tabel furnizat de utilizator. Prin mascare, grilele tranzistoarelor MOS se conecteaza selectiv la liniile
de cuvnt (figura 7.5). O grila conectata nseamna ca la activarea liniei de cuvnt ce este conectata la acel
tranzistor, acesta va conduce, la iesire pe linia de bit fiind pe 1 logic. O grila neconectata presupune un 0
logic la iesire. Memoria din figura 7.5 contine 8 cuvinte a 4 biti, avnd o capacitate de 32 de biti. n
vederea programarii utilizatorul completeaza un tabel similar cu tabelul 7.2. Daca la adresa 1 se
mascheaza baza celui de-al doilea tranzistor, la activarea liniei W1 (W1 = 1), la iesirea de date se va gasi
combinatia dorita, adica Q0Q1Q2Q3 = 1011.
Tabelul 7.2

123

7.5.3. Memorii PROM

Memoriile PROM s-au realizat cu tranzistoare bipolare si ulterior cu tranzistoare MOS. Varianta cu
tranzistoare bipolare oferea capacitati extrem de mici (maxim sute de biti), puteri disipate ridicate (sute de
mW) si de aceea ele u se mai folosesc n prezent. Varianta cu tranzistoare MOS ofera capacitati de
memorare mult mai mari si putere disipata semnificativ mai redusa dect n cazul celei bipolare.
Utilizatorul foloseste un dispozitiv special numit programator prin intermediul caruia poate nscrie
informatia dorita ntr-o astfel de memorie. Dupa programare, doar n anumite cazuri se mai pot face
modificari respectiv programa circuitul. n stare neprogramata, fuzibilele sunt intacte, iesirea fiind pe 1
logic. Programarea se bazeaza pe ntreruperea unei conexiuni existente n memoriile neprogramate.
ntreruperea se face prin vaporizarea unor trasee prin impulsuri de curent generate n mod corespunzator
de echipamentul de programare. Iesirea unui bit programat este pe 0 logic. Memoria PROM din figura 7.6
are o capacitate de 8 cuvinte a 4 biti, adica de 32 de biti. Pentru a memora la adresa 1 (A2A1A0 = 001)
cuvntul 1011, n timpul programarii se va arde doar cel de-al doilea fuzibil corespunzator liniei W1.
Dupa programare, la selectia liniei de cuvnt W1 la iesire se va regasi informatia dorita, adica 1011.
Trebuie remarcat ca un bit neprogramat poate fi ulterior trecut n 0 la o noua programare, dar un bit
programat nu va putea fi readus n 1 logic, cu alte cuvinte la adresa 1 cuvntul 1011 va putea fi
reprogramat n 0011, dar nu n 0111.

7.5.4. Memoria EPROM

Schema simplificata a unei memorii EPROM la care partea de programare a fost omisa este prezentata n
figura 7.7. Cele 4 tranzistoare MOS din partea superioara a schemei formeaza sarcinile active pentru
tranzistoarele utilizate n nodurile matricii de memorare. S-a ales aceasta varianta n locul unor rezistente
de sarcina deoarece un tranzistor MOS ocupa un spatiu mai redus n aria de siliciu, iar consumul de putere
este mai mic. Daca tranzistoarele matricei de memorare ar fi tranzistoare MOS obisnuite, la activarea
liniei de cuvnt Wi, toate iesirile ar fi puse la masa puse la masa (0000). Pentru a trece una din liniile de
bit pe 1 ar fi necesar ca tranzistorul din nodul ce corespunde liniei Wi sa nu conduca atunci cnd Wi = 1,
iar programarea ar trebui realizata fara ntreruperea legaturii fizice a grilei la linia de cuvnt. Pentru
aceasta este necesara folosirea unui nou tip de tranzistor MOS, si anume tranzistorul MOS cu grila
flotanta, dezvoltare tehnologica care a permis realizarea memoriei EPROM. Caracteristica iD-Ugs a unui
astfel de tranzistor MOS (figura 7.8) depinde de ncarcarea cu sarcini negative a grilei flotante.
Tranzistoarele din nodurile corespunzatoare unei linii de bit care trebuie sa fie pe 1 trebuie sa aiba poarta

124

flotanta ncarcata cu sarcina negativa q-. Programarea este facuta prin ncarcarea grilei flotante cu ajutorul
unui impuls de programare (10V-15V, tipic 12 V sau uneori 12,5 V) ntre drena si sursa tranzistorului, cu
durata de cteva zeci de ms, dupa selectarea liniei de cuvnt Wi= UH (figura 7.9).

Tranzistorul MOS cu grila flotanta din figura 7.9 are Up2 > Ud. La activarea liniei de cuvnt Wi(Wi= 1), T
nu va conduce, iar linia de bit corespunzatoare va fi n 1 logic datorita sarcinii active formate din alt
tranzistor MOS, asa cum se poate observa n figura 7.7.
Stergerea informatiilor se face iradiind matricea CD cu radiatii UV (ultraviolete) un interval de timp de
ordinul zecilor de minute. Deoarece aceasta stergere nu se poate efectua selectiv, dupa expunere memoria
EPROM va fi integral stearsa, toti bitii fiind pe 1 logic. Radiatia ultravioleta determina stergerea memoriei

125

EPROM daca are o lungime de unda mai mica de 4000 , valoarea recomandata de catalog fiind de 2537
. Distanta dintre lampa UV si cip trebuie sa fie de circa 2,5 cm, iar puterea radiatiei 12000 mW/cm2; n
aceste conditii stergerea completa a circuitului survine dupa 15-20 minute. Studii de specialitate au
demonstrat ca expunerea continua a unei memorii EPROM la lumina fluorescenta din camera (care are si
o componenta cu lungimea de unda ntre 3000 si 4000 ) poate determina stergerea informatiei n circa 3
ani acelasi circuit se sterge n circa 1 saptamna daca este expus la lumina solara directa. Numarul
garantat de programari si de stergeri este mai mare de 100, dar defectele sunt frecvente chiar dupa cteva
cicluri stergere programare; durata de mentinere a informatiei memorate este minim zece ani.
Pentru circuitele EPROM moderne, avnd capacitati de peste 64 kbiti, o programare octet cu octet la zeci
de ms pentru un octet ar fi inacceptabil de lunga (la un EPROM 27512 de 512 kbiti, programarea ar dura
20 ms x 65536 octeti = 22 minute). Pentru reducerea timpului de programare au fost imaginati algoritmi
de programare rapida, la care pe durata programarii se face VDD = 6VsiVPP =12,5V, impulsul de
programare reducndu-se la 1 ms sau n unele cazuri chiar de 100 s! Prin aceasta chiar la memoriile
EPROM de capacitati relative ridicate (peste 1 Mbit), programarea dureaza maxim cteva minute.
Memoria EPROM 2764A
2764A este o memorie NMOS de 64 kbiti organizata ca 8 k cuvinte de 8 biti, oferita de o serie de
producatori. Dispunerea pinilor este prezentata n figura 7.26, iar aspectul capsulei n figura 7.13.

Tabelul 7.3
Modurile de operare pentru memoria EPROM 2764A
Mod
Citire (Read)
Inhibare iesiri (Output Disable)
Asteptare (Standby)
Programare (Program)
Verificare (Verify)
Inhibarea programarii (Program Inhibit)
Identificare inteligenta (Electronic
Signature)

nCS
0
0
1
0
0
1

nOE
0
1
X
1
0
X

nPGM
1
1
X
impuls
1
X

A9
X
X
X
X
X
X

VPP
VDD
VDD
VDD
VPP
VPP
VPP

12 V

VDD

Q 0 Q7
Data Out
HiZ
HiZ
Data In
Data Out
HiZ
Octet
identificare

Memoriile EPROM prezinta doua terminale de control asemanatoare: nCS si nOE. Pentru nCS = 1,
circuitul este trecut n modul asteptare, n care iesirile sunt n starea de nalta impedanta, iar consumul de
curent este substantial redus. nOE controleaza doar bufferele de iesire, care sunt inhibate pentru nOE = 1
si validate pentru nOE = 0. Motivatia existentei a doua terminale de control este mai subtila: ntr-un
sistem cu microprocesor, controlul cu doua terminale evita conflictele pe magistrala daca se utilizeaza mai
multe asemenea memorii si un decodoficator pentru selectia lor. Microprocesorul va emite semnalele de

126

adresa, din care o parte (cele mai semnificative) sunt folosite de DCD si semnalul nRD, care va fi conectat
la intrarile nOE ale tuturor memoriilor.
Fabricantul specifica n foaia de catalog punctele de test pentru 0 si 1 logic. n cazul memoriei 2764A
aceste puncte de test sunt 0,8 V si 2 V (niveluri TTL), figura 7.11. Aceste puncte de test sunt valabile si
pentru memorii EPROM mai noi, de exemplu pentru memoria de 1 Mbit 27C010, realizata n tehnologie
CMOS.

Figura 7.11. Punctele de test pentru starea 0 si 1 n cazul memoriei EPROM 2764A.

Datorita numarului mare de variante de memorii EPROM si a specificatiilor uneori usor diferite pentru
acelasi tip de circuit la diferiti producatori, memoriile EPROM moderne dispun de un mecanism de
identificare inteligenta pe baza unei semnaturi electronice (Electronic Signature). Pe baza semnaturii
electronice se identifica tipul circuitului (codificat pe un octet) si producatorul (codificat tot pe un octet).
Aceste informatii sunt citite automat de echipamentul de programare care va selecta algoritmul de
programare potrivit circuitului utilizat fara interventia operatorului uman, eliminndu-se astfel o
posibilitate de eroare. Pentru a activa modul de identificare inteligenta, adresa A9 trebuie adusa la o
tensiune de 12 V, toate celelalte linii de adresa se mentin la 0 logic; pentru A0 = 0 logic la liniile de date
se va putea citi codul producatorului, (de exemplu pentru SGS-THOMSON se va citi 20H), iar pentru A0
= 1 se va putea citi codul circuitului, n acest caz 08H.
Caracteristici principale 2764A:
timp de acces: 180 ns;
curent de alimentare n repaus: 35 mA;
curent de alimentare n functionare normala: 75 mA
tensiune de programare VPP = 12 V;
algoritm de programare rapid (durata totala de programare este sub 1 minut);
identificare inteligenta prin semnatura electronica;
Varianta CMOS pentru acelasi circuit, notata 27C64 este compatibila pin la pin cu predecesoarea sa si
ofera urmatoarele caracteristici mbunatatite:

127

timp de acces: 150 ns

curent de alimentare n repaus: 100 A
curent de alimentare n functionare normala: 30 mA
tensiune de programare VPP = 12,5 V;
algoritm de programare rapid (durata totala de programare este sub 1 minut);
identificare inteligenta prin semnatura electronica;
7.5.5. Memoria OTP (One Time Programmable )
Este tot o memorie EPROM programata electric la producator sau la utilizator fara fereastra de cuart
pentru stergere, avnd un pret mai mic cu circa 40% dect la varianta EPROM. Utilizatorul nu o mai poate
reprograma ulterior. Este rentabila n productia de masa, fiind asemanatoare cu memoria ROM
programata prin masca. Memoriile OTP sunt de obicei disponibile n capsule de plastic ieftine, cum ar fi
PLCC (Plastic Leaded Chip Carrier). Memoria 27C64A de exemplu este oferita n varianta OTP ntr-o
capsula PLCC 32 (cu 32 de terminale fata de 28 la varianta DIP, cu mentiunea ca cele 4 terminale
suplimentare nu se folosesc).

NC = neconectat, DU = nu se foloseste
7.5.6. Memoria EEPROM
Elimina dificultatile de extragere din soclu si expunere la lumina ultravioleta. Att programarea ct si
stergerea se executa electric. Prin perfectionarea tehnologiei si micsorarea grosimii stratului izolator al
grilei flotante exista posibilitatea programarii si stergerii electrice cu tensiuni mici aplicate ntre drena si
poarta. Polaritatea caderii de tensiune drena-poarta este inversata la stergere fata de programare. Sunt mai
scumpe dect memoriile Flash; se pot rescrie n timpul functionarii, numarul de stergeri si reprogramari
fiind cu un cel putin un ordin de marime mai mare dect la memoriile Flash.
Memoria EEPROM 2864B
2864B este o memorie EEPROM CMOS de 64 kbiti organizata ca 8 k cuvinte de 8 biti, oferita de mai
multi producatori. Dispunerea pinilor este redata n figura 7.26, iar modurile de operare n tabelul 7.4.
Tabelul 7.4
Modurile de operare pentru memoria EEPROM 2864B
Mod
Citire (Read)
Scriere (Write)
Inhibare scriere (Write Inhibition)
Asteptare (Standby)

nCE
0
0
X
X
1

nOE
0
1
X
0
X

nWE
1
0
1
X
X

I/O0 I/O7
Data Out
Data In
HiZ

128

Caracteristici principale pentru memoria EEPROM 2864B:

timp de acces 150 ns;
curent de alimentare n repaus: 1 A;
curent de alimentare n functionare normala: 30 mA
5

numar minim de stergeri si de reprogramari: 10

durata de mentinere a informatiei memorate: minim 10 ani;
7.5.7. Memoria Flash
Memoriile Flash permit att citirea ct si nscrierea informatiei n timpul functionarii normale; sunt
memorii de densitate mare, nevolatile, folosite n cele mai diverse aplicatii de la aparatele de fotografiat
digitale la nlocuirea de hard-diskuri. Celula de memorare a unui bit consta dintr-un singur tranzistor MOS
cu grila flotanta. Stocarea propriu-zisa este realizata prin prezenta sau absenta sarcinilor n grila flotanta.
O sarcina relativ ridicata acumulata n grila flotanta (figura 7.15) este echivalenta cu 0 logic, iar o sarcina
redusa sau absenta cu 1 logic.

Programarea
n stare neprogramata, toate celulele memoriei sunt n 1 logic (sarcini reduse sau nule n grila flotanta).
Daca n procesul de programare se doreste memorarea unui 0 logic, grila de control se aduce la un
potential pozitiv +Vprog, prin aceasta fiind atrasi electroni spre grila flotanta, ea ncarcndu-se negativ.
O data programata, sarcina grilei flotanta se mentine un timp ndelungat minim 10 ani.
n cazul n care se doreste stocarea unui 1 logic, n timpul programarii celula respectiva este lasata
nemodificata.
Citirea
Pe durata operatiei de citire, la grila de control se aplica o tensiune pozitiva + Vread. Cantitatea de
sarcina stocata n grila flotanta va determina n acest caz daca sub actiunea acestei tensiuni,
tranzistorul MOS va conduce sau nu: daca se memoreaza un zero, datorita numarului mare de electroni
de pe grila flotanta, tranzistorul ramne blocat. n contrast, daca grila flotanta contine putini electroni,
sub influenta tensiunii +Vread tranzistorul MOS va conduce (figura 5.16).

Stergerea
Operatia de stergere se rezuma la nlaturarea electronilor din grila flotanta aducnd grila de control la
potentialul masei si sursa la o tensiune pozitiva (+ Verase), electronii vor fi atrasi spre sursa si prin aceasta
grila flotanta nu va mai contine sarcini negative sau numarul acestora va fi foarte redus. O memorie Flash
este ntotdeauna stearsa nainte de a fi programata. La memoriile Flash moderne stergerea se realizeaza pe
blocuri sau paginat, dar important este ca un octet singular din cadrul unui bloc nu poate fi scris
(programat) dect dupa ce este sters mpreuna cu ntregul bloc din care face parte. Memoriile Flash ofera
suplimentar posibilitatea stergerii globale rapide (bulk erase).

129

Schema simplificata pentru operatia de citire a unei memorii Flash este ilustrata n figura 7.17. Aria de
memorie contine m cuvinte a n biti fiecare, adica un total de m x n tranzistoare MOS cu grila flotanta
pentru acelasi numar de biti de informatie. La fiecare linie de bit un tranzistor MOS formeaza sarcina
activa (aceasta abordare este mai eficienta dect cea n care ar fi dispuse rezistente de sarcina, de ce?).
Pentru citire se activeaza o linie de cuvnt, fiecare din cele n comparatoare furniznd la iesire 1 sau 0
logic, dupa cum tranzistoarele MOS de memorare conduc sau nu (1 logic daca tranzistorul conduce, 0
logic n caz contrar).
Caracteristici generale:
timp de acces: 45 150 ns;

numar de stergeri si de reprogramari este de ordinul 10 10 ;

durata de mentinere a informatiei memorate este de minim 10 ani;
sunt cele mai ieftine memorii nevolatile;
se pot rescrie in timpul functionarii.

130

Memoria Flash 29F010

29F010 este o memorie Flash CMOS de 1 Mbit organizata ca 128 k cuvinte de 8 biti, oferita de mai multi
producatori. Dispunerea pinilor este prezentata n figura 7.28, iar modurile de operare n tabelul 7.5.
Tabelul 7.5
Modurile de operare pentru memoria Flash 29F010
Mod
Citire (Read)
Scriere (Write)
Asteptare (Standby)
Inhibare iesire (Output Disable)
Identificare Codul circuitului
Id. inteligenta Codul producatorului
Protectie sector (Verify Sector Protect)

nCE
0
0
1
0
0
0
0

nOE
0
1
X
1
0
0
0

nWE
1
0
X
1
1
1
1

A0
A0
A0
X
X
1
0
0

A1
A1
A1
X
X
0
0
1

A9
A9
A9
X
X
12 V
12 V
12 V

I/O0-I/O7
Data Out
Data In
HiZ
HiZ
ID
ID
ID

Caracteristici principale 29F010:

timp de acces 45 ns;
curent de alimentare n repaus: 25 A;
curent de alimentare n functionare normala: 30 mA la citire, 50 mA la programare sau
stergere;
este mpartit n 8 sectoare de 16 kocteti;
permite stergerea ntregului circuit sau a oricarui sector;
stergerea si verificarea unui sector dureaza sub 1 secunda;
permite identificarea inteligenta n montaj, activata pentru A9 = 12 V, similar cu
memoriile EPROM;
identificarea inteligenta se poate realiza n circuit si n absenta tensiunii ridicate de 12 V
printr-o serie de comenzi;
5

numar minim de stergeri si de reprogramari: 10 ;

durata de mentinere a informatiei memorate: minim 10 ani;
7.6. MEMORII RAM
Sunt circuite integrate cu integrare pe scara foarte larga (VLSI) care permit n timpul functionarii
att citirea ct si nscrierea n locatia adresata. O denumire mai potrivita pentru aceste memorii este de
memorii RWM (Read-Write Memory).

Clasificare RAM:
-RAM statice (SRAM), realizate cu bistabile n tehnologie bipolara sau unipolara;
-RAM dinamice (DRAM), numai n tehnologie unipolara NMOS sau CMOS.
Dupa modul de selectie a locatiei: -selectie liniara, n cazul memoriilor de capacitate
redusa, organizate pe cuvinte de mai multi biti; -selectie prin coincidenta, n cazul
memoriilor de capacitate relativ ridicata, organizate pe cuvinte de un bit; -selectia
tridimensionala, n cazul memoriilor de capacitate foarte mare, organizate pe cuvinte de
mai multi biti.

131

7.6.1. Selectia cuvntului adresat

Selectia liniara se realizeaza similar cu selectia omonima prezentata la memoriile ROM. Memoria din
n

figura 7.19 este organizata pe m = 2 octeti. Pentru combinatia de adrese An-1 ... A0 = 0...0, W0 = 1,
selectndu-se primul octet, care se va regasi la iesire (10111011).

Selectia prin coincidenta utilizeaza doua decodificatoare de adresa, unul pe linii si celalalt pe coloane.
Nodul selectat din memoria din figura 5.20 corespunde adresei de linii A0 ...Ax-1 = 0 1 ...1 si de coloane
Ax ... Ax+y-1 = 0 0 1 0 ... 0. Pentru o folosire eficienta a ariei de siliciu ocupate se cauta ca matricea de
memorare sa fie patrata sau ct mai aproape de un patrat n cazul unui numar impar de adrese,
dimensiunile celor doua DCD fiind egale sau apropiate.

132

La memoriile RAM de capacitate mare (de peste 1 Mbit) decodificarea bidirectionala nu mai este
suficienta, deoarece numarul de linii ale fiecaruia dintre cele doua DCD va depasi 1000. Din acest motiv
informatia stocata este dispusa ntr-o matrice tridimensionala. De exemplu la memoria 628128A de 128 x
8 kbiti, matricea de memorare se prezinta ca n figura 7.21. n acest caz decodificarea se face
bidimensional, existnd 512 rnduri a 256 de coloane, dar n punctul de selectie, cuvntul nu are lungimea
de 1 bit, ci de 8 biti.

7.6.2. Memoria SRAM

Aceste memorii sunt realizate cu bistabile, celula elementara fiind cea din figura 7.22.

Terminale memoriei sunt: A0 An-1 -linii de adresa, /CS -selectie capsula, Do0...Do(k-1) -date iesire,
/OE -validare iesire, Di0...Di(k-1) -date intrare, /nWE -validare scriere.
Celula completa de memorie pentru 1 bit cu latch D (figura 7.23).
Descrierea functionarii: Pentru a putea face o operatie de citire sau de scriere este necesar ca celulele sa
fie selectata cu ajutorul liniei de cuvnt Wi activa pe 1. Linia de cuvnt furnizeaza deci semnalul SEL ce
actioneaza asupra portii P si a bufferului B. O data selectat, bufferul B se afla n stare normala de
functionare. Cealalta intrare a portii SI se foloseste pentru stabilirea operatiei ce se va efectua: citire (nWE
= 1) sau scriere (nWE = 0). La citire (nWE = 1) trebuie selectata celula (SEL=1); n acest caz intrarea C a
bistabilului este 0 (C=0) si oricare ar fi datele pe linia de intrare ele nu se nmagazineaza n D-latch n
schimb B fiind n stare normala, obtinem la iesirea Do pe Q memorat in bistabil. La scriere (nWE = 0)
trebuie selectata celula (SEL=1); n acest caz ceea ce exista pe linia LBIN se nscrie in D-latch. Cu alte
cuvinte ceea ce am pe liniile de intrare DIN se va transfera n bistabil (adica la iesirea Q a acestuia). Daca
celula nu este selectata (SEL = 0), C = 0, iar B se afla n starea de impedanta ridicata (HiZ).

133

Consideram n cele ce urmeaza o memorie ipotetica de 1024 cuvinte de cte 4 biti. Aceasta memorie va
contine 4192 de celule, selectate liniar prin intermediul unui DCD 10:1024 (figura 7.24).
Tabelul 7.6
Functionarea memoriei SRAM
Operatie

CS

OE

WE

Citire (Read)

Scriere (Write)

Memorare (Hold)

Descrierea functionarii

Reducerea numarului de pini ai capsulei circuitului integrat se poate realiza folosind pini unici
pentru intrare si iesire, caracteristica obtinuta adoptnd urmatoarea structura I/O (figura 7.25):

134

Dispunerea terminalelor la memoriile SRAM respecta aranjamentul initiat de memoriile EPROM

si continuat de memoriile EEPROM, n figura 7.26 fiind prezentata dispunerea terminalelor
pentru memoriile de 64 kbiti.

Memoria SRAM HM6264A de 64 kbiti (Hitachi)

Memoria SRAM 6264 nu are pin de tensiune de programare (pinul 1, VPP de la EPROM), acesta
ramnnd neconectat, iar selectia circuitului se face cu 2 semnale (nCS1 si CS2), aspect folositor
pentru extinderea capacitatii (vezi si aplicatiile de la 5.8). De cele mai multe ori producatorul de
memorii specifica timpul de acces ca un prefix la denumirea circuitului, de exemplu Hitachi ofera
circuitele HM6264A-10 (100 ns), HM6264A-12 (120 ns) si HM6264A-15 (150 ns).
Caracteristici principalele pentru memoria HM6264-10:
timp de acces 100 ns;
putere disipata n repaus: 100 W;
putere disipata n functionare normala: 15 mW / MHz;
8 intrari si iesiri trei-stari comune.
Diagramele de citire (figura 7.27) pentru memoria 6264 sunt asemanatoare cu cele de la memoria
EPROM. Toate valorile urmatoare se vor referi la memoria HM6264A-10, la care timpul de
acces (tACC) este de 100 ns. Pentru citire, trebuie specificata o adresa pe liniile A0-A12 pe
durata ciclului de citire, a carui durata minima tRC este de 100 ns. Deoarece memoria SRAM este
statica, nu este specificata si o valoare maxima tRC poate fi orict de lung.

135

Tabelul 7.7
Principalii parametri dinamici ai ciclului de citire pentru memoria SRAM HM6264A-10
Parametru
Durata ciclului de citire (Read cycle time)
Timpul de acces (Address access time)
Timpul de acces selectie circuit -iesire (Chip
CS1
Seletion to Output)
CS2
Timp de acces validare iesire (Output enable to output
valid)
Timp inhibare circuit (Chip deselection to
CS1
output in HiZ)
CS2
Timp inhibare iesiri (Output disable to output in HiZ)
Timpul de mentinere de la modificarea adresei
(Output hold from address change)

Simbol
tRC
tACC
tCS1
tCS2

Min
100

Max

100
100
100

UM
ns
ns
ns
ns

tOE

50

ns

tCS1Z
tCS2Z

0
0

35
35

ns
ns

tOEZ

35

ns

tOH

10

ns

98
Scrierea informatiei n memorie se realizeaza conform diagramelor din figura 7.28.
Tabelul 7.8
Principalii parametri dinamici ai ciclului de scriere pentru memoria SRAM HM6264A-10
Parametru
Durata ciclului de scriere (Write cycle time)
Timpul selectie circuit sfrsitul nWE (Chip selection to end
of write)
Timpul adrese valide sfrsitul nWE (Address valid to end of
write)
Latimea impulsului de scriere (Write pulse width)
Timpul de recupereare nWE (Write recovery time)
Timp suprapunere Dout cu nWE (Data to write time overlap)
Timpul de mentinere pentru DiN (Data hold from write time)
Timp inhibare iesiri (Output enable to output in HiZ)

Simbol
tWC

Min
100

Max

UM
ns

tCW

80

ns

tAW

80

ns

tWP
tWR
tDW
tDH
tOHZ

60
0
40
0
0

35

ns
ns
ns
ns
ns

136

Exista si pentru celelalte memorii o compatibilitate a pinilor. Pentru familia de memorii de 1

Mbit organizate ca 128 kcuvinte de 8 biti, dispunerea terminalelor pentru cele mai reprezentative
circuite este prezentata n figura 7.28. Memoria SRAM 628128 este un alt exemplu de memorie
SRAM de 1 Mbit, avnd structura reprezentata simplificat n figura 7.29.

137

7.6.3. Memorii DRAM

Memorarea se realizeaza prin ncarcarea sau descarcarea unei capacitati (integrate sau parazite)
Cm.
Daca Cm este ncarcata la UH, daca Cm este ncarcata la UL (descarcata) 0.
Aceasta categorie de memorii se realizeaza numai n tehnologie MOS. Celula de memorare actuala
contine un singur tranzistor MOS si functioneaza n regim de impulsuri.

Bufferul B deserveste toate celulele conectate la linia de bit LB, din care s-a prevazut o singura celula. Cu
ajutorul lui B se alimenteaza n impuls linia de bit. Fiecare linie de bit este prevazuta cu comparatorul K si
bistabilul D-latch ce servesc la citirea informatiei. Linia de cuvnt este activa pe 1 actionata in impulsuri.
Celula de memorare propriu-zisa se compune din tranzistorul de comutatie T si capacitatea integrata de
memorare de valoare foarte mica Cm.

138

101

139

Descrierea functionarii
Scrierea
nscrierea unui 1 in celula se face punnd linia de bit LB la UH prin activarea bufferului B. In acest timp
se aplica un impuls de naltime tot UH liniei de cuvnt Wi = 1 care determina intrarea in conductie a
tranzistorului T si ncarcarea lui Cm la UH.

Pentru nscrierea unui 0 n celula, linia LB ramne pe UL (apropiat de 0). Liniei de cuvnt i se da un
impuls de naltime UH, care si in acest caz pune n conductie tranzistorul T descarcnd condensatorul Cm.

Citirea

Comparatorului K va avea iesirea pe 0 care este memorat de bistabilul D-latch. Dupa fiecare operatie
de citire, care altereaza nivelul de tensiune de la bornele Cm se efectueaza o operatie de reanscriere a
bitului citit folosind iesirea bistabilului D-latch (remprospatarea informatiei alterate prin citire). Nu numai
prin citire are loc o alterare a informatiei nscrise in Cm ci si datorita descarcarii exponentiale in timp a
acesteia datorita curentilor de pierdere. Din acest motiv, chiar daca nu se efectueaza citiri, este necesara
remprospatarea sarcinii acumulate n Cm la fiecare 2-4ms (depinde de tipul memoriei).

Timpul mediu necesar unei mprospatari este in medie de 0.3 s si daca mprospatarea s-ar face bit dupa
bit in intervalul de 4 ms ar putea fi mprospatate:

140

celule, neexistnd timp pentru alte operatii utile.

Pentru o memorie de 64kb (65536 biti) satisfacerea timpului disponibil de mprospatare impune adaptarea
unei structuri patrate a matricii de celule de memorie, corespunzatoare la 256/256 biti adica
o structura organizata pe 256 linii de cuvnt, fiecarui
cuvnt corespunzndu-i k = 256 biti.
n acest caz datorita mprospatarii simultane a tuturor celulelor selectate de o linie de cuvnt timpul
necesar pentru mprospatarea ntregii memorii va fi de:
, care constituie
din timpul disponibil pentru
reamprospatare. Deci 98% din intervalul de timp dintre doua mprospatari succesive poate fi folosit pentru
efectuarea unor operatii utile de citire si nscriere a informatiei.
Pentru exemplificare, n figura 7.37 este prezentata schema bloc a unei memorii DRAM de 1024kbiti
organizata pe cuvinte de cte 1 bit, a caror selectie se realizeaza prin coincidenta.

Terminalele circuitului sunt: A0...A9, linii de adresa, /RAS semnal de tip strobe pentru memorarea
adreselor de linie, (Row Address Strobe); /CAS semnal de tip strobe pentru memorarea adreselor de
coloana (Column Address Strobe); R/nW comanda citirii (= 1), respectiv a scrierii (= 0) Read / Write
Enable; DIN, linia de date de intrare, DOUT. linia de date de iesire.

141

20

Pentru a accesa 2 = 1.048.567 locatii de memorie sunt necesare 20 de linii de memorie (A0 .. A19).
ncepnd cu primele circuite DRAM, n scopul reducerii numarului de pini ai capsulei, s-a utilizat o
tehnica de multiplexare a adreselor, circuitul avnd doar 10 pini de intrare pentru adrese si doua semnale
specifice de comanda nRAS pentru comanda adreselor corespunzatoare decodificatorului de linii,
respectiv nCAS pentru comanda adreselor corespunzatoare decodificatorului de coloane. Deoarece un
circuit tipic de memorie DRAM nu are nici o intrare nCS, economia este de 10 terminale, rezultnd o
capsula cu 18 terminale la o capacitate de stocare de 1 Mbit, ceea ce este remarcabil.

nti se aplica prima jumatate a cuvntului de adresa A0A9, apoi a doua jumatate A10A19. Circuitul
de comanda contine doua lacth-uri D de memorare a celor doua jumatati ale cuvntului de adresa. Prin
intermediul liniilor A0A9 se comanda decodificatorul care are rolul de a selecta o singura linie de
cuvnt. ncarcarea A0A9 n registrul din circuitul de comanda se face prin activarea liniei /RAS. Cu
liniile A10A19 se comanda blocul MUX/DMUX prin care se selecteaza o singura linie de bit (la citire
prin MUX, iar la nscriere prin DMUX). ncarcarea adreselor A10A19 in registrul corespunzator din
circuitul de comanda se face prin activare liniei /CAS (Column Address Strobe). Linia de control stabileste
care dintre cele doua circuite (MUX sau DMUX) este activ. Evident la citire este activ MUX-ul, iar la
scriere DMUX-ul.
Mai exista la iesirea magistralelor liniilor de bit un registru RLB cu 256 bistabile D-latch. Schimbul
de informatie intre matrice si registru este bidirectional. In cazul operatiilor de citire este activata si linia
ce valideaza in stare normala bufferul B pentru Dout.

mprospatarea
Pe frontal scazator al semnalului /RAS se nregistreaza adresa liniei de cuvnt n registrul din circuitul de
comanda. Se selecteaza o linie de cuvnt ce corespunde acestei adrese si se nscrie continutul fiecarei
celule ce corespunde lui LC selectat n RLB. Pe frontul crescator al semnalului /RAS se renscrie
informatia din registru regenerata n celulele apartinatoare liniei de cuvnt selectata. n continuare se trece

142

la urmatoarea linie de cuvnt in vederea mprospatarii tuturor celulelor. Generarea adreselor pentru
mprospatarea memoriei se face folosind un numarator pe 8 biti ce functioneaza continuu. Se constata ca
nu intervine adresa ce stabileste linia de bit n care se face nscrierea sau citirea.

Citirea din memorie

Se aplica A0A9 si se activeaza linia /RAS pentru ncarcarea adresei liniei de cuvnt n latch-ul din
circuitul de comanda, fapt ce duce la selectia unei linii de cuvnt si se scrie continutul celulelor de pe linia
de cuvnt n registrul RLB. Apoi ntr-o alta secventa se aplica la intrare A10A19. Semnalul /WE trebuie
sa fie pe 1 (se executa o operatie de citire). Dupa aplicarea celei de-a doua jumatati a adresei se aplica
semnalul /CAS activ pe 0. Pe frontul scazator al semnalului /CAS se memoreaza A10A19 n latch-ul
de 10 biti din circuitul de comanda. Se aplica acesti 10 biti MUX-ului, se selecteaza una dintre cele 1024
de iesiri ale registrului RLB si se transmite la bufferul B nspre iesire Dout. Simultan bufferul B este trecut
n stare normala.

143

7.7. EXTINDEREA CAPACITATII DE MEMORARE

Extinderea capacitatii de memorare este un caz des ntlnit n practica, prin care se doreste realizarea
unei memorii avnd o capacitate mai mare dect cea a unui singur circuit integrat, fie ca numar de biti
ai cuvntului memorat (extensia n latime), fie ca numar de cuvinte memorate (extensia n adncime),
fie n ambele directii (extensia mixta).
n toate aceste situatii, etapele de proiectare sunt:
-determinarea numarului de circuite de memorie necesare
-determinarea schemei electrice a electronicii suplimentare, daca ea exista.
7.7.1. Extensia numarului de biti ai cuvntului adresat
Acesta este cel mai simplu caz deoarece numarul de cuvinte memorate este suficient pentru aplicatia
concreta. n exemplul urmator, presupunem ca se doreste modernizarea memorie operative a unui sistem
de achizitie video prin trecerea de la imagini alb-negru n 256 de nuante de gri (codificate pe 8 biti) la
imagini color codificate pe 24 de biti (16.777.216 culori). Imaginea are o rezolutie de 320 x 240 de puncte
(76.800 puncte), se achizitioneaza si prelucreaza o singura imagine si de aceea o memorie de 128 kbit x 8
era suficienta pentru cazul alb-negru. n acest exemplu determinarea numarului de circuite necesare este
banal, fiind evident necesare 3 asemenea circuite (figura 7.41). Memoria initiala folosea un singur circuit,
cea modernizata utilizeaza trei asemenea circuite. Conectarea se face legnd n paralel linie cu linie toate
intrarile celor trei memorii (adresele A0-A15, liniile de sectie SEL si linia de comanda a scrierii nWR).
Liniile de iesire sunt separate si formeaza noua magistrala de 24 de biti.

144

7.8.2. Extensia numarului de cuvinte adresate

n acest caz presupunem ca la sistemul de achizitie prezentat anterior se doreste marirea rezolutiei de la
320 x 240 de pixeli la 640 x 400 pixeli (256.000 de puncte), iar reprezentarea pe 8 biti cu niveluri de gri
este suficienta. Numarul de circuite de memorie necesare este:

Capacitatea totala 256.000 pixeli

N=

== 2 cipuri
Capacitatea unui circuit 131.072 biti

n acest caz numarul de adrese necesare sistemului de achizitie este 17, intervenind suplimentar si A16,

145

care va fi utilizata pentru selectarea alternativa a celor doua circuite de memorare. Daca memoria ar fi
avut un singur pin nCS ar fi fost necesar un inversor ntre A16 si intrarea celui de-al doilea cip de
memorie, A16 fiind legata direct la intrarea nCS a primului circuit. Deoarece sunt disponibile doua intrari
de selectie circuit, unul activ jos si altul sus, decodificarea este mult mai simpla (figura 7.42). Pretul platit
pentru aceasta simplitate este reducerea numarului de linii de selectie de la 3 n cazul initial la 1 la
memoria extinsa.
Exista situatii n care se doreste o extindere substantiala, de exemplu atunci cnd se doreste realizarea unei
memorii Flash de 1 Moctet utiliznd 8 circuite 29F010 de 128 kocteti. n acest caz prezenta unui
decodificator 3:8 este indispensabila. Pentru a dresa 1 Moctet sunt necesare 20 de linii de adresa, 17 mai
putin semnificative fiind legate n paralel la cele 8 memorii Flash notate #0...#7, cel 3 mai semnificative
A17-A19 fiind intrari n DCD 3:8 74LS138. n acest caz memoria extinsa are aceleasi linii de control ca
memoria initiala (nSEL, nOE, nWR, nRD) nemaifiind necesare alte modificari. Pentru schema electrica
extinsa trebuie facute cteva comentarii:
a.
Legarea liniei nRD la nOE este singura solutie posibila. Analiznd diagramele de timp
pentru memoria Flash rezulta ca mai nti uP emite o adresa pe liniile A0 A19 care este decodificata.
Datorita hazardului combinational propriu DCD, daca ar exista doar nCE, este posibil ca pentru intervale
de timp scurte, de ctiva tp, doua iesiri sau mai multe iesiri ale DCD sa fie simultan pe 0, validnd
accidental 2 sau multe memorii. Este putin probabil ca memoriile sa se distruga datorita unui singur
conflict pe magistrala (bus contentition) de cteva zeci de ns, dar daca acest proces se repeta, el va
conduce la ncalzirea etajelor finale din memoriile Flash si n final la distrugerea lor. Prezenta celei de-a
doua linie de selectie si legarea ei la nRD permite strobarea iesirii memoriilor la momente de timp bine
definite si dupa stabilizarea iesirii DCD si memoriilor, ceea ce elimina complet problema mentionata.
b.
n vederea reducerii n continuare a consumului, se poate nlocui circuitul 74LS138 cu
varianta 74HCT138.
c.
Linia nSEL poate fi legata la masa n cazul memoriei initiale, utilizarea ei reduce doar
semnificativ consumul, aspect esential n cazul echipamentelor portabile, alimentate la baterii.
d.
Linia nSEL poate fi utilizata similar n cazul memoriei extinse.
7.8.3. Extensia mixta
Cea mai complexa extindere este cea mixta. Pentru ilustrare vom considera doua implementari de memorii
de 256 kcuvinte pe 12 biti, utiliznd circuite SRAM de 1 Mb (organizare 128 kcuvinte de 8 biti, respectiv
de 256 k cuvinte de 4 biti).
n ambele cazuri sunt necesare 3 circuite de memorie, iar al doilea caz este chiar simplu. Pentru primul caz
se vor utiliza alternativ 128 kcuvinte de 8 biti din primul si 128 kcuvinte de 4 biti din al doilea circuit,
respectiv 128 kcuvinte de 8 biti din al treilea circuit mpreuna cu celelalte 128 kcuvinte de 4 biti din al
doilea circuit. Cu alte cuvinte, al doilea circuit de memorie este divizat logic n doua jumatati, asociate
celorlalte doua circuite (figura 7.44). Pentru a selecta care jumatate este utilizata, la iesirea memoriei #2 se
foloseste un multiplexor cvadruplu 2:1, de tip 74LS157.
La schema din figura 7.44 trebuie facute cteva observatii:
a.
Inversorul de pe linia de adresa A17 poate lipsi daca se renunta la linia globala de selectie
nCE.
b.
Multiplexorul 74LS157 nu asigura transferul bidirectional al informatiei, el trebuie
nlocuit cu circuite trei stari comandate de nRD si nWR pentru a putea asigura att citirea ct si scrierea
memoriei SRAM rezultate.

146

147

7.8. MEMORII SPECIALE

7.8.1. Memoria LIFO
7.8.2. Memoria FIFO
7.8.3. Memorii EEPROM seriale
7.8.4. Memorii SRAM pe magistrala I2C

7.9. APLICATII ALE MEMORIILOR

7.9.1. Memorii auxiliare
-Flash reader PC
7.9.2. Generatoare de functii (generatoare de semnal programabile)
Descrierea functionarii

Figura 7.4x. Generator numeric de functii schema de principiu.

Figura 7.4x. Generator numeric de functii diagrame de semnal.

7.9.3. Implementarea functiilor logice

148

7.9.4. Automate programabile

7.9.5. Firmware
Memoriile ROM sunt cel mai adesea utilizate n microsisteme pentru stocarea programelor si a
constantelor. Aceasta informatie se numeste firmware si este cea de-a trei componenta a unui sistem
alaturi de hardware si software. Unele sisteme de calcul de dimensiuni reduse stocheaza n ROM
interpretoare Basic (mai ales n cazul calculatoarelor de buzunar) sau sisteme de operare si aplicatii
(WinCE, Word, Excel si altele n cazul dispozitivelor hand-held sau PDA). Sistemele cu microcontrolere
moderne stocheaza codul firmware direct n memoria ROM a controlerului. Daca aceasta memorie este
EEPROM sau Flash, reprogramarea ei este extrem de simpla si nu necesita extragerea circuitului din
montaj (ce s-ar ntmpla daca la o revizie proprietarul unui autoturism scump ar vedea ca i se desface
autoturismul pentru a extrage un circuit?). Tendinta prezenta este de a folosi memoria Flash interna a
microcontrolerelor ca memorie de program, iar cea EEPROM ca memorie de date nevolatila. De obicei
memoria EEPROM este de dimensiune mai mica dect cea Flash si uneori este necesara utilizarea unui
EEPROM extern, de cele mai multe ori serial (de ce?)
7.9.6. Memoria bootstrap
Pentru majoritatea calculatoarelor sistemul de operare si aplicatiile se ncarca n memoria RAM. Aceasta
abordare permite alegerea sistemului de operare potrivit si a aplicatiilor dorite. Pentru ncarcarea efectiva,
calculatorul ruleaza un mic program aflat n memoria ROM, numit bootstrap (ceea ce n traducere libera
nseamna a te trage n sus de propriile sireturi de la cizme). Este interesant de subliniat aici ca aceasta
comportare o au si unele FPGA (cele produse de Xilinx sunt cel mai cunoscut exemplu), care la
alimentare se configureaza conform unui cod exterior stocat ntr-o memorie ROM.
7.9.7. Tabele de date

7.9.8. Convertoare de cod

Reprezinta un caz particular de implementare de functii.

149