TAREA: AMPLIFICACIN DE SEAL CON

TRANSISTORES DE EFECTO DE CAMPO.

Julin Cifuentes, Vernica Jimnez, Paula Andrea Osorio.
Universidad Autnoma de Occidente, Facultad de Ingeniera.
Santiago de Cali, Colombia.
ju.est.18@hotmail.com
verojigor95_@hotmail.com
pau-osorio@hotmail.com

Resumen Se realiz la prctica con la finalidad de
corroborar amplificaciones de seales usando un tipo de
transistor FET 2N5457 verificndose por medio del
osciloscopio. En el actual informe el profesor plantea dos
circuitos, uno con auto polarizacin y otro amplificador
usual, a los cuales se les hace modificaciones para el
correcto funcionamiento del FET. Para estas
correcciones sern necesarios los diferentes clculos
matemticos y el correcto anlisis de los diferentes
circuitos. Ya con los valores obtenidos se procede a
verificar los datos en el simulador PSpice y
posteriormente en el debido montaje.

INTRODUCCION
En la mayora de sistemas electrnicos es casi una
necesidad constante amplificar seales. Es aqu donde los
transistores desarrollan un papel fundamental, pues
trabajando bajos ciertas parmetros pueden entregar a una
determinada carga, una seal de mayor potencia de la que
absorben inicialmente.

Gracias a los transistores, en los aparatos electrnicos con
amplificadores se consigue la intensidad de los sonidos y de
diferentes seales en general. Los amplificadores con
transistores de efecto de campo proporcionan una excelente
ganancia de voltaje con una alta impedancia de entrada y
son configuraciones de bajo consumo de potencia.

MARCO TERICO

Los FET utilizados en este informe tienen tres terminales:
Drenador (D), Puerta (G) Y Surtidor (S). Segn en la
regin de trabajo que se encuentre este tipo de transistor
puede funcionar como resistencia controlada por tensin,
amplificadores de corriente o tensin, fuentes de corriente,
interruptores lgicos o de potencia, etc. Debido a sus
diferentes aplicaciones ste dispositivo es altamente
empleado en la industria.

I magen 1. Identificacin de pines del transistor FET
2N5457, desde el elemento fsico como su diagrama
electrnico.

A diferencia del BJT que controla una gran corriente a su
salida en el colector por medio de una pequea seal de
corriente en la entrada de su base, el FET controla una
corriente de salida en el drenaje por medio de una pequea
seal de voltaje, por tanto el BJT es un dispositivo
controlado por corriente mientras que el FET es un
dispositivo controlado por voltaje. Cuando un amplificador
realiza la funcin de elevar la seal que ha sido aplicada a
su entrada se dice que ha producido una determinada
ganancia, entonces, se puede decir que la ganancia es la
relacin entre la seal de salida y la de entrada.

Para la aplicacin de un transistor tipo FET se debe tener
presente que cada tipo tiene su funcin especfica en cada
pin, por ello es importante conocer las especificaciones
tcnicas establecidas en el datasheet. A continuacin se
presentan las diferentes ecuaciones empleadas en el anlisis
terico de este tipo de transistor.

Teniendo las siguientes ecuaciones caractersticas del
anlisis del JFET:

Para determinar la ganancia, se pueden usar varios despejes
obteniendo as ms ecuaciones para hallarla.

Conociendo que mi voltaje de salida equivale a:

Realizando el anlisis en DC, se puede determinar una de
las curvas caractersticas de un fet, que es la recta de carga
esttica, sta se evidencia en la Imagen 2.

I magen 2. Zonas de operacin de un transistor tipo FET.

DESARROLLO DE CONTENIDO

Primera Configuracin (Fuente de 20V):

La configuracin establecida por el docente se evidencia en
la Imagen 3.

I magen 3. Configuracin establecida inicialmente para
realizar el respecto anlisis terico y su montaje
experimental.

De acuerdo a la imagen 3, se tomaron como base los valores
establecidos ah para generar una seal amplificada
coherentemente con los clculos tericos y donde no se
presentaran desacoples o desfases. Teniendo en cuenta lo
indispensable del uso del datasheet para determinar los
valores fundamentales en el anlisis del FET 2N5457 donde
en sus especificaciones tcnicas presenta:
Min Typ Mx
Vgs(off) -0,5 V -6,0 V
I
DSS
1 mA 3mA 5,0 mA
Tabla 1. Valores de utilidad obtenidos del datasheet del
transistor 2N5457. [4]

Se realiza el anlisis en AC, teniendo en cuenta que los
condensadores pasan a ser corto circuito.

Segn las ecuaciones caractersticas del anlisis del JFET
puedo determinar el valor del

con los datos de la

Tabla 1.

A partir de stos puedo determinar el valor de la ganancia,
basndonos en las ecuaciones presentadas anteriormente ya
que conozco mi resistencia en el Drain:


Con la ecuacin determinada anteriormente, puedo hallar mi
voltaje de salida en la amplificacin de la primera
configuracin, sabiendo que mi voltaje de entrada es:

Los datos tomados experimentalmente se muestran a
continuacin:

Figura 1. Montaje circuito amplificador con FET 2N5457,
con entrada de 70mVp
En la figura 1 se muestra el circuito utilizado para
amplificacin con FET cuyos valores de condensadores y
resistencias se muestran en la figura 8 de la parte de anexos
, a partir de una entrada de 70mVp con frecuencia de 1kHz,
el anlisis de comportamiento de Gate, Drain se muestra a
continuacin:
Figura 2. Seal de entrada y acople de 70 mV
En la figura 2 se muestra la seal de entrada de 70mVp y el
acople producido por el condensador en Gate, para el
circuito de la figura 1.
Figura 3. Seal de entrada y ganancia
En la figura 3 se muestra la seal de entrada del circuito
70mVp, y la ganancia obtenida de 340mVp.
Valor
Terico
Valor
Simulado
Valor
Experimental
Voltaje de
salida

224,7mVp

366,067mVp

340 mVp
Tabla 2. Valores del voltaje obtenido en el primer montaje
Partiendo de lo obtenido en la tabla 2, se puede deducir
claramente que lo obtenido en la simulacin y lo
experimental es bastante cercano, sin embargo lo obtenido
tericamente a travs de los clculos no es as ya que el
circuito sufri cambios para mantener una seal
correctamente amplificada.
Segunda Configuracin (Fuente de 12V):

La configuracin establecida por el docente se evidencia en
la Imagen 4.

I magen 4. Configuracin establecida inicialmente para
realizar el respecto anlisis terico y su montaje
experimental.

De acuerdo a la imagen 4, se evidencia que no se definieron
valores a los condensadores por ello se deben determinar,
adems de realizar el anlisis tanto en DC como en AC.
Se tomaron como base los valores establecidos ah para las
resistencias con la finalidad de generar una seal
amplificada coherentemente con los clculos tericos y
donde no se presentaran desacoples o desfases. Los valores
de las especificaciones tcnicas para el 2N5457 se
evidencian en la Tabla 1.

Se realiza el anlisis en AC, teniendo en cuenta que los
condensadores pasan a ser corto circuito.

Para determinar los valores tericos de los condensadores:

||

Para C1:
Y reemplazando en la frmula despejada del condensador:

Para C2:
Se indic que C2 equivale a 10 veces el valor de C1, por lo
tanto:

Para C3:

Independientemente de los resultados obtenidos, stos
fueron montados y no se obtuvo una seal clara y acoplada
por esto sirvieron de gua para variar un poco los otros para
una seal de salida clara.

Segn las ecuaciones caractersticas del anlisis del JFET
puedo determinar el valor del

con los datos de la

Tabla 1.

A partir de stos puedo determinar el valor de la ganancia,
basndonos en las ecuaciones presentadas anteriormente ya
que conozco mi resistencia en el Drain:


Con la ecuacin determinada anteriormente, puedo hallar mi
voltaje de salida en la amplificacin de la primera
configuracin:

En el anlisis en DC, se determinarn los valores para IDSS,
ID, VDD Y VDS para realizar la recta de carga esttica de
los transistores JFET. Donde se haba establecido un valor
para Vd=7V:

Ahora hallamos el VDS:

Para mayor exactitud no se va a considerar IDSS como la
identificada en el datasheet por ello:

Con estos valores finalmente obtengo la grfica 1 que me
indica la recta de carga esttica del FET.

Grfica 1. Determinacin de la zona de operacin del FET
para la segunda configuracin.

En la grfica 1 se evidencia que se encuentra en zona activa
y tiene un comportamiento lineal decreciente.

Los datos medidos experimentalmente para el segundo
circuito se muestran a continuacin:


Figura 4. Montaje circuito amplificador con FET 2N5457,
con entrada de 50mVp

En la figura 4 se muestra el circuito utilizado para
amplificacin con FET cuyos valores de condensadores y
resistencias se muestran en la figura 9 de la parte de anexos,
a partir de una entrada de 50mVp con frecuencia de 250Hz,
el anlisis de comportamiento de Gate, Drain se muestra a
continuacin:

Figura 5. Seal de entrada y acople de 50 mV
En la figura 5 se muestra la seal de entrada de 50mVp y el
acople producido por el condensador en Gate, para el
circuito de la figura 4.

Figura 6. Seal de entrada y ganancia
En la figura 6 se muestra la seal de entrada del circuito
50mVp, y la ganancia obtenida de 340mVp.

Figura 7. Seal de ganancia y acople
En la figura 7 se muestra la seal de ganancia de 340mVp, y
la seal de acople producida por el condensador conectado
en Drain.
Valor
Terico
Valor
Simulado
Valor
Experimental
Voltaje de
salida

311,52mVp

327,284mVp

340 mVp
Tabla 2. Valores del voltaje obtenido en el segundo montaje
Se puede verificar que por lo general los valores oscilan
entre un rango de 310mVp y 340mVp, stos resultados son
considerablemente razonables y el error es muy bajo.

CONCLUSIONES

Este informe nos permiti constatar la teora base
acerca de los transistores de campo elctrico en
comparacin con los transistores BJT utilizados
previamente en el curso. Verificando que su aplicacin
depende de los parmetros que se necesiten y que sean
utilizados.

Gracias a los FET utilizados se pudo obtener una
ganancia de 4,9 veces su valor para la entrada de
70mVp, y de 6,8 veces su valor para la entrada de
50mVp.

Gracias al acople se pudieron ver dichas seales iguales
como por ejemplo: la de entrada del circuito y gate,
adems de la seal en drain y salida del circuito.

REFERENCIAS

[1] Malvino, Albert. Zbar, Paul. Miller, Michael A.
Prcticas de electrnica 7ma edicin.
[2] Malony, Timothy J. Electrnica industrial moderna
5ta edicin, Mxico. PEARSON EDUCACIN 2006.
[3] Electrnica Unicrom. JFET en regin de saturacin y regin
ruptura. Disponible el da 11 de Mayo de 2014. Enlace:
http://www.unicrom.com/Tut_JFET_region_saturacion_ruptura.as
p
[4] Fairchild Semiconductor. N-Channel General Purpose
Amplifier.
Disponible el da 11 de Mayo de 2014. Enlace:
http://pdf.datasheetcatalog.net/datasheet/fairchild/2N5457.pdf





ANEXOS


Figura 8. Diagrama esquemtico del primer circuito de amplificacin con FET
En la figura 8 se muestran los valores de los elementos utilizados en el montaje del circuito de amplificacin de dos etapas, adems el
mismo permiti la simulacin con el software Pspice del valor de ganancia en drain.

Simulacin 1. Seal en Gate y seal en Drain para el primer circuito
En la simulacin 1 se muestra la seal en Gate de color verde con un valor de 69,967mVp, y la seal de ganancia del FET medida en
Drain con un valor de 366,067mVp


Figura 9. Diagrama esquemtico del segundo circuito de amplificacin con FET
En la figura 9 se muestran los valores de los elementos utilizados en el montaje del circuito de amplificacin de dos etapas, adems el
mismo permiti la simulacin con el software Pspice del valor de ganancia en drain.

Simulacin 2. Seal en Gate y seal en Drain para el segundo circuito
En la simulacin 1 se muestra la seal en Gate de color verde con un valor de 49,897mVp, y la seal de ganancia del FET medida en
Drain con un valor de 327,284mVp.