Lojik Kapı Ve Devreler

GR LOJK KAPILARIN GEREKLENMES 0.
1 Genel Aklamalar Genel olarak Boolean deerlerinin gsterimi iin gerilim deerleri kullanlr ve iki adet Boolean durumunu (lojik 0 ve 1) gstermek iin iki gerilime ihtiya duyulur. Eer lojik 1 deerini temsil etmek iin kullanlan gerilim deeri, lojik 0 deerini temsil eden gerilim deerinden daha bykse, bu gsterime pozitif lojik gsterim denilir. Aksine, eer lojik 1 deerini temsil etmek iin kullanlan gerilim deeri, lojik 0 deerini temsil eden gerilim deerinden daha kkse, bu gsterime negatif lojik gsterim denilir. Tm deneyler boyunca pozitif lojik gsterimi kullanlacaktr. Lojik kaplar, diyotlar ve direnler, tranzistorler ve direnler, veya diyotlar, tranzistorler ve direnler ile bu elemanlarn, bir anahtar eleman fonksiyonunu gerekleyecek ekilde tasarlanmas ile elde edilir. 0.1.1 Lojik Kaplarn Diyotlar ile Gereklenmesi lk olarak p-n diyotunu ele alalm. Diyot zerindeki gerilim yaklak olarak 0.7Va ulatnda, akm, diyot zerinden ileri ynde (diyot sembolnde verilen ynde) akar. Bu durumda diyotun ileri ynde iletime getii (kutupland) belirtilir. Akm deeri artmaya baladka, diyot zerindeki gerilim fazla artmaz ve genel olarak sabit kald varsaylr. 0.7Vtan dk veya negatif gerilim uygulandnda, sznt akmlar ihmal edilirse, diyot zerinden akm akmaz. Negatif gerilim uygulandnda ise diyotun geri ynde kutupland belirtilir. girili AND kapsnn diyotlar ile tasarm, ekil 0.1ada verilmitir. Ek giriler, ek diyotlarn eklenmesi ile salanabilir. ekil 0.1de verilen diyotlarn, 0.7Vta ileri ynde iletime getii, lojik 0 iin gerilim deerinin 0V ve lojik 1 iin gerilim deerinin 5V olduu kabul edilmitir. Tm giriler 0Va sahip olduklarnda, tm diyotlar ileri ynde iletime geer ve akm, 5Vluk kaynaktan R direnci, diyotlar ve giri noktalar zerinden akar. Eer diyotlar e ise, akm, diyotlar zerine eit olarak blnr. Bu yzden k gerilimi, 0.7V ile giri gerilimi (0V) arasndaki gerilim fark, yani 0.7V olur. Bu gerilim, k 0 seviyesi olarak alnr. Eer girilerden birinin gerilimi 5V (lojik 1 deerini temsilen) yaplrsa, ilgili diyot ters ynde kutuplanacaktr fakat dier diyotlar hala ileri ynde iletimde olduklar iin akm, bu diyotlar zerinden akmaya devam edecektir ve k, lojik 0 seviyesinde kalacaktr. Btn girilere 5V uygulandnda ise, btn diyotlar ak devre olacaktr ve k gerilimi, 5V 1
.T.. Elektrik Elektronik Fakltesi Elektronik Mhendislii Program Devreler ve Sistemler Anabilim Dal
olacaktr. Burada una dikkat etmek gerekir; kn lojik 0 seviyesini temsil eden k gerilimi, giri geriliminden 0.7V daha byktr ve kn lojik 1 seviyesini temsil eden k gerilimi, giri gerilimi (5V) ile ayn deere sahiptir. Eer benzer yapl bir kap ile bu kap ard arda balanrsa, ikinci kap knn 0 seviyesinin gerilimi maksimum 1.4V, eer bir nc kap balanrsa, nc kap knn 0 seviyesinin gerilimi maksimum 2.1V olacaktr. Her kaskad kap balan srasnda lojik 0 seviyesi lojik 1 seviyesine yaklat iin diyotlar ile tasarlanan birok AND kaps kaskad balanamaz. ekil 0.1bde girili diyotlu OR kaps verilmitir. Yine ek giriler, ek diyotlarn eklenmesi ile salanabilir. Btn girilere 0V uygulandnda, k gerilimi, btn diyotlar ak devre olduu iin 0V olacaktr. Eer girilerden herhangi birine 5V uygulanrsa, ilgili diyot iletime geer ve k gerilimi, giri geriliminin 0.7V eksiine yani 4.3Va sahip olur ve bu gerilim, lojik 1 seviyesi olarak alnr. Diyotlu AND kaps iin verilen ayn nedenlerden dolay diyotlar ile tasarlanan birok OR kaps kaskad balanamaz.
ekil 0.1 : a) girili AND kaps b) girili OR kaps 0.1.2 Lojik Kaplarn ki Kutuplu Tranzistorler ile Gereklenmesi Temel Boolean ilemlerinden biri olan NOT ilemi, diyot ve diren elemanlar ile gereklenemez. NOT ilemi iin aktif elemanlarn (tranzistor) kullanlmas gerekir. Lojik kaplarn tasarmnda tranzistorler, genellikle tam iletim ya da tam kesim durumlarnda altrlr. Tam iletim durumu doyma, tam kesim durumu ise kesim olarak adlandrlr. lk olarak iki kutuplu tranzistor ele alalm. Bu tranzistorn adet balants, emetr (emetor), baz (base) ve kollektr (collector), ve bu balantlar ile ilikili adet akm, IE, IB ve IC vardr. Emetr akmnn ak yn, tranzistorn tipine gre tranzistor zerinde verilen sembol ynndedir. n-p-n tranzistorlerde emetr akm, emetrden dar doru, baz ve kollektr akm ise ieri doru akar. Bir p-n-p tranzistorde ise durum, n-p-n tranzistordekinin 2
tersidir. Emetr akmnn deeri, baz ve kollektr akmlarnn toplam, IE = IB + IC, ile belirlenir. Bir iki kutuplu tranzistorde baz-emetr ve baz-kollektr jonksiyonlar diyotlardan oluur ve baz-emetr gerilimi yaklak olarak 0.6V ve 0.7V arasnda iken kolektr akm; Ic= hFE IB (0.1) ilikisi ile belirlenir. Burada hFE, DC akm kazancdr. Bu deer genellikle 100'den byktr ve bu yzden baz akm, kollektr akmndan olduka kktr ve emetr akm, yaklak olarak kollektr akmna eittir. Baz akm 0A olduu mddete, sznt akmlar da ihmal edilirse, kollektr ve emetr akmlar 0A olacaktr. Bu durumda tranzistorn kesimde olduu ve tranzistorn emetr ve kollektr balantlar arasnn ak olduu bir anahtar gibi davrand belirtilir. (ekil 0.2a) Besleme kayna ile kollektr arasndaki kutuplama direnci RC zerinden akm akmad iin bu diren zerinde bir gerilim olumayacaktr. Bu yzden kollektrdeki gerilim, besleme gerilimine, 5V, eit olacaktr. Kesim durumu genellikle baz ve emetr arasna 0Vun uygulanmas ile salanr ama 0.6Vun altnda bir gerilim uygulamak da yeterlidir. Baz-emetr gerilimi 0.6Vu atnda ise baz akm artacak ve (0.1)e gre kollektr akm da artacaktr. Bu durumda, kutuplama direnci zerindeki gerilim artar ve kollektr gerilimi dmeye balar. Kollektr ve emetr arasnda doyma gerilimi VCEsat, olarak adlandrlr ve yaklak olarak 0.2V olan bir minimum gerilim deerine sahip olduu iin kollektr gerilimi, 0.2Vun altna demez. Baz akm artmaya devam ettike kollektr ve baz akm arasndaki iliki, (0.1), korunamayacaktr ve kollektr gerilimi ve akm yaklak olarak sabit kalacaktr. Bu durumda, tranzistorn doyuma ulat belirtilir. (ekil 0.2b) Doyma durumunda kollektr akm, besleme gerilimi, 5V, ve kutuplama direnci RC ile IC = (5 VCEsat)/RC eklinde tanmlanr.
ekil 0.2 : ki kutuplu tranzistorn bir anahtar eleman olarak davran 3

ekil 0.3te bir NOT kapsn gerekleyen tranzistor devresi verilmitir. Eer giri gerilimi 0V (veya 0.6Vtan dk) ise baz ve kollektr akm olumayacaktr ve kollektr gerilimi 5V olacaktr. Giri gerilimi, 0.7Vtan yeterince byk olduu mddete tranzistor doyuma ulaacaktr ve k gerilimi 0.2Va, (VCEsat) decektir. Bu yzden devre, kn lojik 0 seviyesi 0.2V ve lojik 1 seviyesi 5V olan bir NOT kaps gibi davranacaktr.
ekil 0.3 : NOT kaps 0.1.3 Diyot-Tranzistor-Lojik (DTL) Kaplar Blm 0.1.1de verilen diyotlu AND kaps ve Blm 0.1.2de verilen tranzistorl NOT kaps ile diyot-tranzistorl bir DTL NAND kaps yaps, ekil 0.4te verilmitir.
ekil 0.4 : DTL NAND kaps 0.1.4 Tranzistor-Tranzistor-Lojik (TTL) Kaplar lk standart TTL, 1963 ylnda sunulmutur ve bugnk birok lojik devre elemanna temel oluturmutur. Bir DTL kap, bir TTL kapya giri diyotlarnn yerine bu diyotlar ile ayn
4
ilevi gerekletiren oklu-emetr tranzistorn kullanlmas ile dntrlebilir. Bir okluemetr tranzistor, birden fazla emetr blgesi olan bir tranzistordr ve her bir emetr-baz jonksiyonu, diyotlu AND devresindeki bir diyot olarak ilev grr. oklu-emetr tranzistor kullanlarak tasarlanan bir TTL NAND kaps, ekil 0.5te verilmitir.
ekil 0.5 : TTL NAND kaps Bunun yannda tranzistorler ile gereklenen iki girili NAND ve NOR kaplar ekil 0.6da verilmitir.
ekil 0.6 : a) TTL NAND kaps b) TTL NOR kaps 0.1.5 Schottky TTL (TTL-S) TTL kaplarda tranzistorler, ya kesimde ya da doymada alarak bir anahtarlama devresi olutururlar. Bir tranzistor doymaya ulat zaman tranzistorn bazna, kollektr akmn 5
salamak iin yeterli olan akmdan daha fazla akm girer ve tranzistorn doymadan kmas iin atlmas gereken ar yk birikimine neden olur. Bu ar yk atmak nanosaniyeler mertebesinde zaman alr ve devrenin alma hz, tranzistorn doymaya girmeyecek ekilde dzenlenmesi ile arttrlr. Bu yzden tranzistorn baz ile kollektr arasna Schottky ad verilen bir diyot yerletirilir. TTL devreler zerinde gereklenen bu deiiklik, ilk olarak 1969 ylnda yaplmtr. Dk g tketimine sahip Schottky TTL (TTL-LS) ise 1971 ylnda sunulmutur. Bunun zerine gelitirilmi dk g tketimine sahip TTL-ALS yaplar sunulmutur. TTL ailesi iinde propagasyon gecikme sresi ile g tketimi arasndaki bu karlatrma, Tablo 0.1de verilmitir. Tablo 0.1 : Farkl TTL serilerinin performans karlatrlmas
Lojik seriler Propagasyon gecikme sresi (ns) G tketimi (mW) Hz-g arpm (pJ) TTL TTL-S TTL-LS TTL-AS TTL-ALS 10 3 9,5 1,5 4 10 19 2 20 1 100 57 19 30 4
0.1.6 Emetr Kuplajl Lojik (ECL) ECL tasarmda elemanlarn yksek ilem hzna sahip olabilmeleri iin tranzistorlerin doyuma girmeleri, uygun eleman deerlerinin seimi ile nlenir. Bir ECL devresindeki tranzistorler, kesim veya iletim durumunda alrlar. Besleme gerilimleri 0V ve 5.2Vtur ve lojik seviyeleri TTLde verilenler ile ayn deildir. 0.1.7 Metal-Oksit-Yariletken (MOS) Kaplar TTL ve ECL kaplarnda kullanlan iki kutuplu tranzistorler yerine metal-oksit-yariletken alan etkili tranzistorlerin (MOSFET) kullanlmas ile bir alternatif kap ailesi ortaya kmtr. Bir MOSFET, n-kanal (nMOS) veya p-kanal (pMOS) olarak gereklenebilir ve bu iki tr, kanal oluturmal (enhancement) ve ayarlamal (depletion) modlarda altrlabilir. Bir MOS tranzistorn adet balants, kaynak (source), geit (gate) ve savak (drain), vardr. Kanal oluturmal modda alan bir n-kanal MOSFETi ele alalm. Bu tranzistor genel olarak savak balantsna, kaynak balantsna gre pozitif bir gerilimin uygulanmas ile altrlr. Geit-kaynak gerilimi, VGS, 0V olduunda kaynak ile savak arasndan akm akmaz (ekil 0.7a) ve VGS gerilimi arttrldnda kaynak ile savak arasnda iletimin olduu bir noktaya ulalr (ekil 0.7b). letimin balad bu gerilim, eik gerilimi, VT, olarak adlandrlr. Geitkaynak arasndaki gerilim, eik gerilimini amaya baladnda IDS akmnn deeri artar. 6
Bylece bu eleman, iletim ve ak devre konumlar ile bir lojik eleman olarak davranr. VT gerilimi yaklak 1Vtur.
ekil 0.7 : Kanal oluturmal n-kanal MOSFETin bir anahtar eleman olarak davran Kanal ayarlamal alan bir n-kanal MOSFETte ise VT gerilimi negatiftir. VGS gerilimi 0V olduunda, kaynak ile savak arasnda iletim balar. Geit-kaynak gerilimi, negatif eik geriliminden dk olduu zaman ise iletim durur. Bylece bir iki-durumlu eleman elde edilir. pMOSFETler, nMOSFETlere benzer ekilde alr fakat btn gerilimlerin polaritesi deitirilir. pMOSFETin bir anahtar eleman olarak davran, nMOSFETte verilenin tersi eklindedir. pMOS, nMOSun gereklenmesi srasnda karlalan zorluklardan dolay daha nce ortaya kmtr ve nMOS elemanlar, pMOS elemanlardan yaklak olarak 2-3 kat daha hzl ilem yapabilmektedirler. ekil 0.8de, kanal oluturmal modda alan nMOSFETler ile tasarlanan NOT, NAND ve NOR kaplar verilmitir.
ekil 0.8 : a) MOS NOT kaps b) MOS NAND kaps c) MOS NOR kaps
7
0.1.8 Tmlemeli Metal-Oksit-Yariletken (CMOS) Kaplar Tmlemeli MOS (CMOS) yapnn temel talarn, n-kanal ve p-kanal MOSFET tranzistorler oluturur ve lojik kaplar, bu yaplar kullanlarak gereklenebilir. CMOS teknolojisinde temel fikir, besleme ve toprak iaretlerinin hibir zaman birlememesidir. 74C00, drt adet iki girili AND kaps ieren TTL 7400 tmdevresinin CMOS karldr. Birok uygulamada, TTLin CMOS versiyonlarnn kullanlmasnn sebebi, bu tmdevrelerin TTLe nazaran daha az g tketmesidir. Fakat bu tmdevreler, TTLe nazaran daha yava alr.
8
DENEY 1 : TTL ve CMOS KAPI KARAKTERSTKLER 1.1 Genel Aklamalar Saysal tmdevrelerin temel karakteristikleri, tmdevrelere ait olan giri/k-dk/yksek seviye gerilim ve akm deerlerinin yan sra grlt marjlar, propagasyon gecikme sreleri, g tketimleri, giri ve k yelpaze says olarak bilinir. Grlt marj (NM), grltnn kap tarafndan tolere edilebilecei en byk genlik deeridir. Lojik kaplarda grlt, kapnn giriindeki istenmeyen akm ve gerilim deiiklikleri olarak tanmlanr. Grltnn deeri ok byk olursa, istenmeyen klara neden olabilir. Bununla beraber, saysal sistem giriindeki grlt gerilim seviyesi, grlt marjndan dk seviyede ise bu grlt, analog sistemlerde olduu gibi birikerek ka aktarlmaz. ekil 1.1de grlt marjnn grafiksel gsterimi verilmitir.
ekil 1.1 : Grlt marjnn grafiksel gsterimi ekil 1.1de, VIL : Kapnn dk (LOW) olarak alglayabilecei en yksek giri gerilim seviyesi, VIH : Kapnn yksek (HIGH) olarak alglayabilecei en dk giri gerilim seviyesi, VOL : Kapnn dk (LOW) olarak verebilecei en byk gerilim seviyesi, VOH : Kapnn yksek (HIGH) olarak verebilecei en dk gerilim seviyesi olarak tanmlanr. Grlt marj, yksek seviye iin, NMH = VOH VIH, dk seviye iin, NML = VIL VOL, olarak tanmlanr. Bir lojik kapnn istenen k vermesi iin kapnn giriindeki grlt geriliminin deeri, ekil 1.1de gsterilen gri renkli blgelerdeki grlt marj deerlerine eit veya kk olmaldr. Siyah renkli blge ise kap knn kararsz hale geldii giri gerilimi deer araln gstermektedir. Grltnn genlii, bu grlt marjlar dna ktnda kap, istenmeyen klar verebilir veya kararsz hale gelebilir. Saysal devrelerde kaplar, birbirine kaskad olarak baland iin dk seviyeli giri gerilimi, VOL deerinden daha yksek ve yksek seviyeli giri gerilimi, VOH deerinden daha dk olamaz. Propagasyon gecikme sresi, tP, bir elemann giriindeki seviye deiimi ile elemann 9
knda oluacak seviye deiimi (yksek seviyeden alak seviyeye, H-L, alak seviyeden yksek seviyeye, L-H) iin geen sredir. tPHL, giri geriliminin VIHye veya VILye gre %50 deitii andan itibaren k geriliminin VOHden VOLye %50 deiene kadar geen sredir. tPLH de benzer ekilde kn VOLden VOHye geii iin tanmlanr. tPLH ve tPHL genellikle birbirine eit deildir ve kapnn ortalama gecikme sresi;
t PLH + t PHL 2
ort =
eklinde belirlenir. Propagasyon gecikme sresi, kapnn alabilecei en byk frekans deeri ile dorudan ilgilidir. Genellikle saysal devrenin alma frekans, toplam en kt gecikme sresi ile belirlenir. Ykselme sresi (tr); giri geriliminin VIL deerinin %10 fazlasndan, VILnin %90 fazlasna kadar artm srasnda geen sredir. Dme sresi (tf) ise VIH deerinin %10 eksiinden, VIHnin %90 eksiine kadar azalmas srasnda geen sre olarak tanmlanr. Propagasyon gecikme, ykselme ve dme srelerinin genlik-zaman diyagram, ekil 1.2de verilmitir.
ekil 1.2 : Propagasyon gecikme sreleri, ykselme ve dme sreleri G tketimi, kap elemann almas srasnda harcad g olarak tanmlanr ve Pdis = VCC . ICC ifadesiyle hesaplanr. ICC deeri, dk ve yksek seviyelerde harcanan akmlarn ayn olmamasndan dolay bu iki deerin ortalamas, ICC = (ICCH + ICCL)/2, olarak
10
ifade edilir. Tm elektronik elemanlarda olduu gibi lojik kaplarda da bir miktar enerji sya dnr. Bu s, tmdevrede fiziksel hatalarn olumasna ve tmdevrenin ypranmasna neden olur. Bu yzden tmdevre tasarmlarnda, genellikle g tketimi daha az olan ve ayn zamanda geni lekli tasarmlar destekleyen CMOS teknolojisi kullanlr. Bir kapnn giri yelpaze says, kapnn destekleyebilecei giri says olarak tanmlanr. k yelpaze says ise, kapnn normal alma snrlar dna kmadan bu kapnn kna balanabilecek maksimum kap saysdr. Dk seviye (lojik 0) ka sahip bir kapnn k yelpaze says, yksek seviye (lojik 1) ka sahip ayn kapnn k yelpaze saysna, her bir seviyedeki maksimum k akm deerleri ve giri akm deerleri farkl olduu iin eit deildir. Buna gre her bir seviyedeki k yelpaze says, Lojik 1 kna sahip kapnn k yelpaze says : IOH(max)/IIH(max), Lojik 0 kna sahip kapnn k yelpaze says : IOL(max)/IIL(max) olarak ve kapnn k yelpaze says min(IOH(max)/IIH(max), IOL(max)/IIL(max)) olarak belirlenir. Saysal tmdevreler, retilirken uygulanan teknolojilere gre u ekilde snflandrlrlar: ECL : Emetr-kuplajl lojik TTL : Tranzistor-tranzistor lojik I2L : Entegre enjeksiyonlu lojik MOS : Metal-oksitli yar iletken CMOS : Tmlemeli metal-oksitli yariletken
TTL, geni apl bir saysal fonksiyonlar listesine sahiptir. ECL, yksek hzl ilemler, MOS ve I2L, yksek bileen younluu, CMOS ise dk g tketimi gerektiren sistemlerde kullanlmaktadr. TTL ve CMOS lojik ailesine mensup tmdevrelerin kendilerine has zellikleri u ekilde verilebilir: TTL-teknolojisi (74xx) : Lojik devrelerde en sk kullanlan teknolojidir ve iki temel unsur ile karakterize edilebilir. Kap bana gecikme sresi, yaklak olarak 20ns ve g tketimi 15mA/lojik kap. TTL-teknolojisi (54xx) : Temel olarak TTL tmdevreler ile ayn zelliklere sahiptir, fakat askeri amalara ynelik retilirler. TTL-L (74Lxx) : Daha az g harcarken, daha dk hza sahiptirler. TTL-S (Schottky : 74Sxx) : TTL-LS tmdevreler kadar hzl olmasna ramen fazla g tketirler. TTL-LS (Low Schottky : 74LSxx) : TTL tmdevrelerden daha az g tketirken, TTL tmdevreler ile ayn ilem sresine sahiptir.
11
TTL-AS (Advanced Schottky : 74ASxx) : Yksek frekanslarda alabilmelerine ramen TTL tmdevrelerden daha fazla g harcarlar. TTL-ALS (Advanced LS : 74ALSxx) : LS tmdevrelerden daha hzl ve daha yksek k akmna sahiptir. TTL-H (High speed : 74Hxx) : Yksek frekanslarda alabilmelerinin yan sra grlt marjlar yksektir. TTL-F (Fast I/O : 74F) : Yksek hzlara sahiptir ve bunun iin ok fazla g harcar. TTL-OC : Bu saysal tmdevreler, TTL ile benzer zelliklere sahiptir fakat TTL ile karlatrldnda daha fazla propagasyon gecikme sresine sahiptir. CMOS (4xxx & 74Cxx) : Bu teknolojinin en nemli avantaj, dk g tketimine sahip olmasdr. CMOS-AC (74ACxx) : Yksek hzl ve TTL uyumludur. CMOS-HC (74HCxx) : Yksek hzlara sahiptir. CMOS-H (High speed : 74HCTxx) : Dk g tketimi salarken daha yksek frekanslarda alma olana salar. Tablo 1.1de baz lojik ailelerin birbirleriyle k yelpaze says, g tketimi, grlt marj, propagasyon gecikme sresi ve alma frekans alarndan karlatrmas verilmitir. Tablo 1.1 : Baz lojik ailelerinin birbirleriyle karlatrlmas (VG: ok iyi, G: yi, P: Zayf)
Aile TTL TTL-H TTL-L TTL-LS TTL-S TTL-AS TTL-ALS ECL 10K ECL100K MOS 74C 74HC 74HCT 74AC 74ACT Lojik Kap k Yelpaze G Tketimi Grlt Marj Says NAND NAND NAND NAND NAND NAND NAND OR-NOR OR-NOR NAND NOR/NAND NOR/NAND NOR/NAND NOR/NAND NOR/NAND 10 10 20 20 10 40 20 25 ?? 20 50 20 20 50 50 (mW/kap) 10 22 1 2 19 10 1 40-55 40-55 0.2-10 0.01/1 0.0025/0.6 0.0025/0.6 0.005/0.75 0.005/0.75 VG VG VG VG VG VG VG P P G VG VG VG VG VG Propagasyon Gecikmesi (ns/kap) 10 6 33 9,5 3 1,5 4 2 0.75 300 70 18 18 5,25 4,75 35 50 3 45 125 175 50 >60 600 2 10 60 60 100 100 Frekans(MHz)
12
1.2 Deney ncesi Hazrlklar 1. TTL ve CMOS teknolojileri arasndaki farkllklarn incelenmesi. 2. Deney srasnda gereklenecek olan ekil 1.5teki devrenin CAD aralar ile simlasyonun yaplp ksa bir rapor halinde sonularn getirilmesi. 3. Deney srasnda kullanlacak tmdevrelerin statik ve dinamik karakteristiklerinin tmdevre kataloglarndan incelenmesi. 1.3 Deney Srasnda Yaplacaklar 1. TTL NOR Kapsnn Statik Karakteristiklerinin Bulunmas 1-A. Bota alma Karakteristii Bota alma karakteristii, kap k yksz iken Vo = f (Vi ) bantsdr. ekil 1.3te verilen devreyi deney setine kurarak bota alma karakteristiini, uygun deerler alarak bir tablo halinde elde ediniz.
ekil 1.3 : Bota alma karakteristiinin kartlmas iin kurulacak devre 1-B. Ykl alma Karakteristii Ykl alma karakteristii, kapnn k ucuna belirli sayda eleman balanarak yklendii durumdaki Vo = f (Vi ) bantsdr. ekil 1.4teki devreyi deney setine kurarak ykl alma karakteristiini, uygun deerler alarak bir tablo halinde elde ediniz.
ekil 1.4 : Ykl alma karakteristiinin kartlmas iin kurulacak devre
13
2. CMOS Kaplarn Statik Karakteristiklerinin Bulunmas Birinci blmde TTL NOR kaps iin yaplanlar, CMOS NOR kaps iin tekrar ediniz. 3. TTL Kaplarnn Dinamik Karakteristiklerinin Bulunmas Bir lojik kapnn gecikmesinin ekil 1.2de gsterildii gibi, tPLH ve tPHL olmak zere iki bileeni vardr. Deneyde bir kapnn toplam gecikmesi, tek sayda NOR kapsnn oluturduu osilatr devresinin (ring osilatr) rettii iaretin periyodunun llmesiyle bulunacaktr. Bunun iin ekil 1.5teki devreyi deney setine kurarak oluan salnmlarn periyodunu osiloskop yardmyla belirleyiniz.
ekil 1.5 : Ring Osilatr 4. CMOS Kaplarn Dinamik Karakteristiklerinin Bulunmas kinci blmde TTL NOR kaps iin yaplanlar, CMOS NOR kaps iin tekrar ediniz. 5. TTL Kaplar zerinde Harcanan Gcn lm TTL NOR kaps zerinde harcanan gc, ekil 1.6daki devrede tm girilere 1Hz ile 1MHz arasnda eitli frekanslarda TTL iareti uygulanm iken lerek, Pdis = g ( f ) bantsna ilikin g ve frekans deerlerini tablo halinde elde ediniz. (VCC = 5V, Pdis = VCC . ICC) ICC akm, gerilim kayna ile tmdevre arasna konulan R = 100 luk diren zerindeki gerilim dm ile hesaplanacaktr.
ekil 1.6 : TTL kaplar zerinde harcanan gcn bulunmas iin kurulacak devre 6. CMOS Kaplar zerindeki Harcanan Gcn lm nc blmde TTL NOR kaps iin yaplanlar, CMOS NOR kaps iin tekrar ediniz. 14
1.4 Raporda stenilenler 1. TTL teknolojisi ile retilmi NOR kapsnn propagasyon gecikmesinin deerini katalogdan bulunuz. NOR kapsnn hznn ne olabileceini belirtiniz. Bu hz pratikte alma frekans olarak adlandrlr. 2. Grlt marjnn ok byk veya ok kk olmasnn ne gibi yararlar veya zararlar salayacan aklaynz. 3. Tmdevrelerde g kaybnn ve tmdevre akm deerlerinin byk olmasnn, tmdevre ve tmdevrenin bulunduu sistem iinde ne gibi sonular beraberinde getireceini belirtiniz. 4. Gnmzde besleme gerilimi 5V olan tmdevreler yerine besleme gerilimi 3.3V olan tmdevreler kullanlmaya balanmasnn nedenlerini belirtiniz. 5. ok geni lekli devrelerin tasarmnda CMOS teknolojisi TTL teknolojisine gre tercih edilmektedir. Bunun nedenlerini CMOS teknolojisini TTL teknolojisi ile karlatrarak aklaynz. Malzeme Listesi 1 adet 4001 CMOS NOR kap tmdevresi 1 adet 7402 TTL NOR kap tmdevresi 1 adet 100 ohmluk diren
15
DENEY 2 : KOMBNEZONSAL DEVRE ANALZ 2.1 Genel Aklamalar Giri deikenleri x = x1, x2, , xn ve k deikeni z olan bir Boolean fonksiyonu; eer z knn deeri, x deerlerinin sadece o anki deerlerine bal ve znin nceki deerlerinden tamamen bamsz ise bir kombinezonsal fonksiyondur. Bir kombinezonsal fonksiyonun devre elemanlar kullanlarak gereklenmesi sonucu elde edilen devreye, kombinezonsal devre denilir. Kombinezonsal devrelerin graflar, ynl ve evre iermeyen graflardr (DAG) ve geribesleme balantlar iermez. Bu yzden kombinezonsal devrelere evrimsiz devreler de denilir. Kombinezonsal devrelerin analizi, devre tarafndan gereklenen fonksiyonun belirlenmesini ierir. Saysal devre iinde kullanlan farkl elamanlarn Boolean ifadeleri ile devre iindeki her bir balantnn Boolean ifadeleri belirlenebilir. Saysal devreler, saysal elemanlarn birlemesinden meydana geldii iin devrenin k fonksiyonu, Boolean cebri kullanlarak elde edilen ifadelerin yardm ile Boolean ifadeleri cinsinden belirlenebilir. Bunun yannda iki deerli Boolean cebri, B2={0,1}, saysal devrelerin tanmlanmasnda kullanlr. Devre iindeki her bir balant, 0 ve 1 deerlerinden birini alabilecek deiken olarak gsterilir ve devrenin fonksiyonu, devre girilerinin btn olas kombinasyonlarna karlk devre knn ald deerlerin oluturduu doruluk tablosu ile belirlenebilir. Bylece devre fonksiyonunun belirlenmesi, Boolean ifadeleri veya doruluk tablosu formunda olabilir. Bir saysal devre, devrenin kendi fonksiyonunu gerekleyip gereklemediinin belirlendii test aamasnda analiz edilir. Devrede bir hata olduu belirlendikten sonra hata yerinin bulunmas ve hata dzeltimi aamalarna geilir. Bunun yannda, verilen iki adet devrenin ayn fonksiyonu gerekletirip gerekletirmediinin belirlenmesinde devre analizi yntemleri kullanlr. 2.2 Deney ncesi Hazrlklar 1. Boolean cebrinin temel kurallarnn ve kombinezonsal devrelerin incelenmesi. 2. Deney srasnda kullanlacak tmdevrelerin katalog bilgilerinin incelenmesi. 2.3 Deney Srasnda Yaplacaklar 1. ekil 2.1de verilen devrenin her bir kapsna ilikin Boolean ifadelerini, devrenin giri deikenleri cinsinden bulunuz. ekil 2.1deki devreyi deney setine kurunuz. Kullanlan btn tmdevrelerin besleme ve toprak balantlarn yapnz. Devrenin girilerini lojik
16
anahtarlardan alp, devredeki her bir kapnn kn LEDlere (Light Emitting Diode) balaynz ve Tablo 2.1de verilen doruluk tablosunu doldurunuz.
ekil 2.1 : Analizi yaplacak kombinezonsal devre Tablo 2.1 : ekil 2.1de verilen devrenin doruluk tablosu
x3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 x2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 x1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 x0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 G1 G2 G3 G4 G5 G6 G7 G8
2. ekil 2.2deki devreyi deney setine kurunuz. Kullanlan btn tmdevrelerin besleme ve toprak balantlarn yapnz. Devrenin girilerini lojik anahtarlardan alp, devre klarn LEDlere balaynz ve Tablo 2.2de verilen doruluk tablosunu doldurunuz. Elde edilen doruluk tablosunun yardmyla devrenizin fonksiyonunu belirleyiniz.
ekil 2.2 : Fonksiyonu belirlenecek kombinezonsal devre 17

Tablo 2.2 : ekil 2.2de verilen devrenin doruluk tablosu

x1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 x2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 y1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 y2 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 f0 f1 f2
2.4 Raporda stenilenler 1. Boolean cebrinin temel kurallarn kullanarak f1 : x + xy = x + y eitliinin geerli olduunu ispatlaynz. f1 eitliini kullanarak f2 : a + ab + abc + abcd fonksiyonunun karln bulunuz. f3 : a ab abc abcd fonksiyonunun f2 fonksiyonu ile edeerliini, f4 : x xy = x + y eitliinin geerli olduunu gstererek ispatlaynz. 2. Boolean cebrinin temel kurallarn kullanarak aada verilen eitliklerin geerli olup olmadklarn ispatlaynz. a) xy + xy + xyz = xyz + xy + yz b) xyz + wyz + wxz = xyz +wyz + wxy c) xy(xz + y) + (x + y)(xyz + xyz) = yz + xz 3. Bir f(x) Boolean fonksiyonu, f(x) = fd = (f(x)) eitliine sahip ise kendine zg dualdir (self dual) denilir. Aada verilen fonksiyonlarn kendilerine zg dual olup olmadklarn belirleyiniz. a) x1x2 + x1x2 = f1(x1, x2) b) x2(x1 + x3) + x1(x2 + x3) = f2(x1, x2, x3) 4. ekil 2.3te verilen devrenin, ekil 2.2de verilen devre ile ayn fonksiyonlar gerekletirdiini, her iki devre iin doruluk tablolar oluturarak ispatlaynz. Sonu olarak iki devre arasndaki k balantlar arasndaki karl belirtiniz.
18
ekil 2.3 : ekil 2.2de verilen devre ile ayn fonksiyonlar gerekletiren devre Malzeme Listesi 1 adet 7400 NAND kap tmdevresi 1 adet 7402 NOR kap tmdevresi 1 adet 7408 AND kap tmdevresi 1 adet 7432 OR kap tmdevresi 1 adet 7486 EXOR kap tmdevresi
19
DENEY 3 : KOMBNEZONSAL DEVRE SENTEZ 3.1 Genel Aklamalar Bir kombinezonsal devrenin tasarmnda ilk olarak szle tanm ile ifade edilen devre fonksiyonu iin devrenin x1, x2, ..., xn girileri ile z kna karlk den doruluk tablosu oluturulur. Doruluk tablosunda x1, x2, ..., xn deikenlerinin btn 2n adet giri kombinasyonlarnn oluturduu kme, n-kp veya n-boyutlu uzay olarak anlr. n-boyutlu uzay iinde birer nokta olan 2n adet giri kombinasyonunun her biri iin z knn deeri, 1 (1-noktas), 0 (0-noktas) veya belirlenmemi (keyfi noktas) olur. Bir giri kombinasyonu iin kn belirlenmemi olmas, bu giri kombinasyonunun asla uygulanmayacan ve 0 ya da 1 olabileceini gsterir. Eer bir devrenin k, 1-noktasna karlk gelen btn giriler iin 1 ve 0-noktasna karlk gelen btn giriler iin 0 ise bu devre, kna ait olan fonksiyonu gerekler denilir. Kombinezonsal devre sentezinde ama, verilen bir devre fonksiyonunun gereklenmesidir. Kombinezonsal lojik devre sentez yntemleri genel olarak iki grupta toplanabilir. Birinci yntem, elde edilen doruluk tablosu yardmyla QuineMcCluskey veya Karnaugh yntemlerinin uygulanmasyla minimal fonksiyonu bulmaktr. Minimal fonksiyonun bulunmasnda kullanlacak yntemin hangisi olacana fonksiyon iinde bulunan bamsz deiken saysnn belirlenmesi sonucu karar verilir. Deiken says, 4-5e kadar olan fonksiyonlarda Karnaugh ynteminin uygulanmas daha abuk sonuca ulatraca iin tercih edilir. Minimal fonksiyona kar den devre, iki seviyeli (arpmlar toplam ya da toplamlar arpm) gerekletirilebilecei gibi belirli bir gecikme sresi gz nne alnarak iki seviyeli devreden daha az devre karmaklna sahip olacak ekilde ok seviyeli olarak da gereklenebilir. k says birden fazla olan devrelerde ayn zamanda devre klarna ait olan fonksiyonlar iki seviyeli olarak birlikte indirgenerek devrenin, PLA devre karmaklnn azaltlmas amalanr. Kombinezonsal devrelerde karmaklk, kap says art giri says olarak tanmlanr. Ancak, tm kaplarn giri saylar ayn ise devre karmakl sadece kap says ile de belirlenebilir. Bir kombinezonsal devrenin seviyesi ise, devrenin her bir giriinden her bir kna uzanan yollarda bulunan maksimum kap eleman saysdr. Kombinezonsal lojik devre sentezinde ikinci yntem ise szle tanmdan bir algoritma kararak, bu algoritmaya kar den devreyi gereklemektir. Bu yntem, genellikle deiken says ve/veya keyfi klar fazla olan fonksiyonlarn gerekletirilmesinde olduka elverilidir. rnek olarak, karlatrc ve kodlayc devreleri bu yntemle gereklenebilir.
20
Bu iki kombinezonsal devre sentez yntemi karlatrldnda, ilk yntem iin deiken says arttnda doruluk tablosunun stel biimde byd grlmektedir. kinci yntemde ise byle bir sorunla karlalmaz ama szle tanmdan her zaman bir algoritma karabilmek de mmkn olmamaktadr. Teorik olarak, kap elemanlar ile devre tasarm gereklenirken kullanlacak kap ve kap giri saysnn minimalletirilmesi esas alnr. Ancak, uygulamada tmdevreler kullanld iin minimallik kavram, tmdevre says ile ilikili olmaktadr. Minimal tmdevre saysn salamak iin varolan farkl yntemlerden biri, ayn tr kap kullanm iin kullanlan ortak kap dnmleridir. Szle Tanm 1 : BCD saylar, (84-2-1) koduna dntren kombinezonsal devrenin tasarlanmas istenmektedir. BCDden (84-2-1)e kod dntrc devresi, drt adet bamsz giri, x3x2x1x0, (x3 : En anlaml bit - Most Significiant Bit: MSB) ve drt adet ktan, 84-2-1, (8 : MSB) olumaktadr. Bu devrenin giri deikenleri, on tabanndaki saylarn ikili kodlanm halinde iken, klar bu saylarn (84-2-1) kodundaki karldr. Bir giri kombinasyonunun (84-2-1) kod karl, klarndan her biri 0 veya 1 deerine sahip olan ve bu deerler ile ka ait kodun katsaylar (8 4 -2 1) ile arplp toplandnda elde edilen sonu, bu giri kombinasyonunun on tabanndaki karl olan deerler kombinasyonudur. On tabanndaki saylar (0-9) haricinde geriye kalan alt giri kombinasyonu iin klar, keyfi deerlerini alr. Tablo 3.1de bu kod dntrcnn doruluk tablosu verilmitir. Tablo 3.1 : BCD (84-2-1) kod dntrc doruluk tablosu
x3 0 0 0 0 0 0 0 0 1 1 x2 0 0 0 0 1 1 1 1 0 0 10-15 x1 0 0 1 1 0 0 1 1 0 0 x0 0 1 0 1 0 1 0 1 0 1 8 0 0 0 0 0 1 1 1 1 1 4 0 1 1 1 1 0 0 0 0 1 -2 0 1 1 0 0 1 1 0 0 1 Keyfi -1 0 1 0 1 0 1 0 1 0 1
Elde edilen doruluk tablosundaki her bir k iin elde edilen Boolean fonksiyonlar; 8 : x0x2 + x1x2 + x1x3 4 : x0x2 + x1x2 + x0x1x2 -2 : x0x1+ x0x1 -1 : x0 (3.1) eklindedir. Bu k fonksiyonlarnn iki seviyeli arpmlar toplam eklinde AND, OR ve NOT kaplar kullanlarak gereklenmesi istendiinde 7 adet iki girili AND kaps, 1 adet 21
girili AND kaps, 2 adet girili OR kaps, 1 adet iki girili OR kaps ve 3 adet NOT kaps ile toplam 6 adet tmdevre gerekmektedir. Bu fonksiyonlarn ortak bileenlerinin bulunmasna ve ayn tr kaplarn kullanlmasna dikkat ederek 3 adet tmdevre ile 4 seviyeli olarak tasarlanan devre, ekil 3.1de verilmitir.
ekil 3.1 : BCDden 84-2-1e kod dntrc devresi Szle Tanm 2 : Sekiz girili, x7x6x5x4x3x2x1x0, ve kl, Z2Z1Z0, olan bir indis kodlayc devresi tasarlanmak istenmektedir. ndis, devre girilerinde yer alan deikenlerden birinin girii lojik 1 deerine ve dierlerinin lojik 0 deerine sahip olmas ile belirlenir ve devrenin k deerleri (Z2 : MSB), bu giriin sahip olduu indis deerinin ikili kodlanm halidir. ncelik kodlaycsnn doruluk tablosu, Tablo 3.2de verilmitir. Tablo 3.2 : ndis kodlayc doruluk tablosu
x7 0 0 0 0 0 0 0 1 x6 x5 x4 x3 x2 x1 x0 1 0 0 0 0 0 0 0 Z2 0 0 0 0 1 1 1 1 Z1 0 0 1 1 0 0 1 1 Keyfi Z0 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 Dier giri kombinasyonlar
ndis kodlayc devresinin tasarm iin 8 deikenli 3 adet indirgenmi fonksiyonu QuineMcCluskey veya Karnaugh yntemi ile bulmak yerine her bir k fonksiyon deerinin 1 olmas iin hangi giri deikenlerinin 1 olmas gerektii belirlenerek gereklenen devre, ekil 3.2de verilmitir.
22
ekil 3.2 : ndis kodlayc devresi Bir Boolean fonksiyonu SSI kap elemanlar (Small Scale Integrated circuits) ile gereklenebildii gibi ayn zamanda MSI (Medium Scale Integrated circuits), LSI (Large Scale Integrated circuits) ve VLSI (Very Large Scale Integrated circuits) ailesinden PLD (Programmable Logic Devices) ve PLDlerin bir uzants olan FPGA (Field Programmable Gate Arrays) ve PLC (Programmable Logic Circuits) gibi elemanlar ile de gereklenebilir. SSI, MSI, LSI ve VLSI tmdevreler srasyla 1-10, 10-100, 100-1000 ve 1000-... arasnda kap eleman ieren tmdevrelerdir. 3.2 Deney ncesi Hazrlklar 1. Boolean fonksiyonlarnn minimal ifadelerinin bulunmas iin kullanlan yntemlerin ve ok seviyeli kombinezonsal devre tasarm metodlarnn incelenmesi. 2. (3.1)de verilen drt adet fonksiyonun, 8, 4, -2, -1, ekil 3.1deki devre haline dntrlebilmesi iin yaplan lojik ilemlerin ksa bir rapor halinde sunulmas. 3. Deney srasnda kullanlacak tmdevrelerin katalog bilgilerinin incelenmesi. 3.3 Deney Srasnda Yaplacaklar 1. ekil 3.1de verilen devreyi deney setine kurunuz. Kullanlan btn tmdevrelerin besleme ve toprak balantlarn yapnz. Devrenin girilerini lojik anahtarlardan alp devrenin klarn LEDlere balaynz. Doruluk tablosunda verilen giri kombinasyonlarn uygulayarak devrenizin istenilen fonksiyonu gerekletirip gerekletirmediini saptayp keyfi giri kombinasyonlarna karlk gelen klarn deerlerini belirleyiniz. 2. ekil 3.2de verilen devreyi deney setine kurunuz. Kullanlan btn tmdevrelerin besleme ve toprak balantlarn yapnz. Devrenin girilerini lojik anahtarlardan alp devrenin
23
klarn LEDlere balaynz. Doruluk tablosunda yer alan giri kombinasyonlarn uygulayarak devrenizin istenilen fonksiyonu gerekletirip gerekletirmediini saptaynz. 3.4 Raporda stenilenler 1. ekil 3.1de verilen devrede her bir ka ait gecikme srelerini bulunuz ve devrenizin alma frekansn belirleyiniz. Bu sonucu, (3.1)de verilen devre fonksiyonlarnn iki seviyeli olarak gerekletirildii devrenin alma frekans ile karlatrnz. 2. PLD ailesinden olan PLA tmdevresi, AND ve OR kap girilerinin programlanabildii bir AND-OR yapsna sahiptir. PLUS 153B/D tmdevresinin lojik diyagramn kullanarak (3.1)de verilen fonksiyonlar gerekleyiniz. 3. Girilerine gelen iki bitlik iki sayy karlatrp, karlatrma ileminin sonucunu ve byk sayy klarda gsteren kombinezonsal devrenin tasarlanmas istenmektedir. Buna gre devrenin drt adet girii ve adet k vardr. klardan biri, eitlik durumunu (eer her iki say eit ise 0, eit deil ise 1) gsterirken dier iki k, eer iki say eit ise saylardan birinin, eer iki say eit deil ise byk olan saynn ikili tabandaki (binary) karln gsterecektir. Bu kombinezonsal devreyi kap elemanlar kullanarak ok seviyeli olarak tasarlaynz. 4. ekil 3.3te verilen kombinezonsal devre drt adet girie, x1x2y1y2, ve adet ka, f1f2f3, sahip olan ve iki bitlik iki saynn (x1 ve y1 : MSB) toplamnn bir fazlasn, iki tabannda devre klarnda (f1 : MSB) gsteren bir devredir. Verilenler nda kutu devrenin iini tasarlaynz. pucu : lk olarak devre girilerine ve klarna ilikin doruluk tablosunu oluturunuz. Bu tablo yardmyla devrenin k deerlerini (f1, f2, f3) belirleyiniz. Bunun yannda kutu devrenin dier girilerinin (a, b) ve dier knn (c) deerlerini belirleyiniz. Elde edilen doruluk tablosunun yardmyla kutu devrenin girilerine karlk den k deerleri ile yeni bir doruluk tablosu oluturarak devre klarna ilikin fonksiyonlar bulunuz.
ekil 3.3 : Tasarlanmas istenen kutu devreyi ieren kombinezonsal devre
24
Malzeme Listesi 1 adet 7408 AND kap tmdevresi 2 adet 7432 OR kap tmdevresi 1 adet 7486 EXOR kap tmdevresi
25
DENEY 4 : MSI KOD ZCLER, OULLAYICILARI ve KODLAYICILARI ile KOMBNEZONSAL DEVRE SENTEZ ve ANALZ 4.1 Genel Aklamalar Kod zcler (decoder), genellikle n girili 2n kl MSI tmdevrelerdir. Yine de, ikili kodlanm on tabanndaki saylar (Binary Coded Decimal (BCD) : 0-9) iin 4 girili 10 kl, 4x10, kod zcler de mevcuttur. Kod zc girilerinin her bir deer kombinasyonu iin bu kombinasyonun on tabanndaki karl olan k, aktif olurken dier klar aktif deildir. Buna gre, aktif-0 ve aktif-1 kl olarak iki tr kod zc vardr. Aktif-0 kl bir kod zc tmdevresinde, uygulanabilecek her bir giri kombinasyonuna karlk ilikili k lojik 0 deerine sahip iken, dier klar lojik 1 deerine sahip olur. (Benzer ekilde aktif-1 kl kod zc tmdevresinde ilikili k lojik 1 deerini alrken, dier klar lojik 0 deerini alr.) Bylece, her bir k, kod zcnn giri kombinasyonuna ilikin maksterimini (veya minterimini) oluturur. Bundan dolay, kod zc tmdevreleri ile herhangi bir Boolean fonksiyonu gereklenebilir. Belirli giri ve k saysna sahip olan kod zc tmdevreleri ile giri ve k saylar arttrlm kod zc yaplar elde edilebilir. oullayclar (multiplexer), seilen bir giriteki veriyi, veri hattna aktarrlar. oullama ilemi, ok sayda bilginin daha az sayda kanal veya hat zerinden iletimidir. Bylece, birden fazla veri, istenen srada tek bir veri hattndan iletilebilir. Bundan dolay, oullayclar veri toplayc olarak da adlandrlr. Veri hattnn dier tarafnda veri datc (demultiplexer) kullanlarak birden fazla veri tek bir hat zerinden zamanda oullama yaplarak iletilebilir. oullayclar, n adet kontrol girii ve 2n adet veri girii olmak zere toplam n+2n adet girie sahiptir. oullayclarda veri aktarm, n adet kontrol giriinin yardmyla 2n adet giriteki verinin ka aktarlmas ile salanr. ka aktarlacak olan verinin bulunduu giri, indisi kontrol giri kombinasyonunun on tabanndaki karl olan giritir. Bylece, 2nx1lik bir oullayc kullanlarak n deikenli bir Boolean fonksiyonu, fonksiyonun ald deerler veri girilerine, deikenleri ise kontrol girilerine balanarak her bir giri kombinasyonu iin ilgili kombinasyona ait lojik deerin ka aktarlmas ile gereklenebilir. Belirli giri saysna sahip olan oullayc tmdevreleri ile giri saylar arttrlm oullayc yaplar elde edilebilir. Kodlayclar (encoder), 2n adet girie, n adet ka sahiptir. Bu adan kod zcnn yapsna gre ters bir yapya sahiptir. Girilerinden yalnzca bir tanesi aktif (Aktif-0 girili kodlayc iin sadece bir tane giri lojik 0 ve dier giriler lojik 1 deerini alr. Aktif-1 girili kodlayc iin sadece bir giri lojik 1 deerini alrken, dier giriler lojik 0 deerini alr.) 26
olduunda, kodlaycnn k, aktif giriin indisinin iki tabanndaki karldr. rnein aktif-1 8x3 kodlaycsna x7x6x5x4x3x2x1x0 : 00010000 girii uygulandnda, k deeri olarak (3)10 = (011)2 ikili kodu elde edilir. Birden fazla aktif giri varsa, k tanmszdr. ncelik kodlayclar, girilerinden birden fazlasnn aktif olmasna izin verirken klarnda ncelikli olan aktif girie ait olan deeri retirler ve dier aktif girileri nemsemezler. ncelik sralamas, genellikle en byk giri indisinden en kk giri indisine dorudur. ncelikli kodlayclar, genellikle mikroilemcili sistemlerde kesme (interrupt) kontrol iin kullanlrlar. 4.2 Deney ncesi Hazrlklar 1. Kod zc, oullayc ve kodlayc yaplarnn incelenmesi. 2. Deney srasnda gereklenecek olan ekil 4.1deki devrenin CAD aralar ile simlasyonun yaplp ksa bir rapor halinde sonularn getirilmesi. 3. Deney srasnda kullanlacak tmdevrelerin katalog bilgilerinin incelenmesi. 4.3 Deney Srasnda Yaplacaklar 1. Tablo 4.1de doruluk tablosu verilen f1 ve f2 fonksiyonlarnn kod zc ve AND kaplar ile tasarlanmas istenmektedir. Buna gre tasarlanan devre, ekil 4.1de verilmitir. Tablo 4.1 : Kod zc ve oullayclar ile gereklenecek f1 ve f2 fonksiyonlarnn doruluk tablosu
x2 0 0 0 0 1 1 1 1 x1 0 0 1 1 0 0 1 1 x0 0 1 0 1 0 1 0 1 f1 0 1 1 0 1 1 0 1 f2 0 1 1 0 0 0 1 1
ekil 4.1deki devreyi deney setine kurunuz. Btn tmleik elemanlara besleme ve toprak balantsn yapnz. Kod zcnn kontrol girilerine uygun lojik deerler balaynz. Bunun iin kod zcnn katalog bilgisinden yararlannz. Devre girilerini lojik anahtarlardan alp klarn LEDlerden gzleyerek doruluk tablosunu salayp salamadn gsteriniz.
27
ekil 4.1 : Tablo 4.1de verilen f1 ve f2 fonksiyonlarnn 74138 kod zcs ile tasarm 2. Tablo 4.1de doruluk tablosu verilen f1 ve f2 fonksiyonlarnn oullayclar ile tasarlanmas istenmektedir. Buna gre tasarlanan devre, ekil 4.2de verilmitir. ekil 4.2de verilen devreyi deney setine kurunuz. Btn tmleik elemanlara besleme ve toprak balantsn yapnz. oullaycnn kontrol girilerine uygun lojik deerler balaynz. Bunun iin oullaycnn katalog bilgisinden yararlannz. Devrenin girilerini lojik anahtarlardan alp, klarn LEDlerden gzleyerek doruluk tablosunu salayp salamadn belirleyiniz.
ekil 4.2 : Tablo 4.1de verilen f1 ve f2 fonksiyonlarnn 74153 oullaycs ile tasarm 3. ekil 4.3te aktif-0 kl 74153 kod zc ve aktif-0 girili ve kl 74148 ncelikli kodlayc tmdevrelerini ieren devrenin analiz edilmesi istenmektedir. Bunun iin ekil 4.3teki devreyi deney setine kurunuz. Btn tmleik elemanlarn besleme ve toprak balantlarn yapnz. Devre girilerini lojik anahtarlardan alp, klarn LEDlere balaynz. Tablo 4.2de verilen doruluk tablosunu doldurarak devrenin fonksiyonunu belirleyiniz.
28
ekil 4.3 : Fonksiyonu belirlenecek devre Tablo 4.2 : ekil 4.3te verilen devrenin doruluk tablosu
x2 0 0 0 0 1 1 1 1 x1 0 0 1 1 0 0 1 1 x0 0 1 0 1 0 1 0 1 f1 f2 f3
4.4 Raporda stenilenler 1. Tablo 4.1de verilen f1 ve f2 fonksiyonlarnn doruluk tablosunu, minterimleri gerekleyecek ekilde 74138 kod zc tmdevresi ve kap elemanlar ile tasarlaynz. 2. Kod zc ve oullayc tmdevreleri uygun ekilde balanarak istenilen sayda giri ve ka sahip kod zcler ve oullayclar tasarlanabilir. Buna gre, iki adet 3x8 kod zc ve uygun kaplar kullanarak 4x16 kod zc ve be adet 4x1 oullayc kullanarak 16x1 oullayc elde ediniz. 3. 3 bitlik ikili kodu, Gray koduna dntren Boolean fonksiyonlarn 74138 3x8 kod zc ve 74148 8x3 ncelikli kodlayc tmdevrelerini kullanarak gerekleyiniz. 4. Be adet girie ve bir adet ka sahip bir lojik fonksiyon biriminin, oullayclar kullanlarak tasarlanmas istenmektedir. Lojik fonksiyon biriminin adet c2c1c0 kontrol girii ve iki adet A ve B girii vardr. A ve B girileri iin lojik ilemler, c2c1c0 kontrol girileri ile gereklenir. Tablo 4.3te lojik fonksiyon birimine ait ilem tablosu verilmitir. Lojik fonksiyon birimini, 8x1 oullayc ve uygun kaplar kullanarak gerekleyiniz.
29
Tablo 4.3 : Lojik fonksiyon biriminin ilem tablosu c2 0 0 0 0 1 1 1 1 Malzeme Listesi 1 adet 7404 NOT kap tmdevresi 1 adet 7408 AND kap tmdevresi 1 adet 74138 kod zc tmdevresi 1 adet 74148 ncelik kodlayc tmdevresi 1 adet 74153 oullayc tmdevresi c1 0 0 1 1 0 0 1 1 c0 0 1 0 1 0 1 0 1 f 1 A+B (A.B) AB (AB) A.B (A+B) 0
30
DENEY 5 : TOPLAMA, IKARMA ve KARILATIRMA DEVRELERNN BLOK YAPILAR ile TASARIMI 5.1 Genel Aklamalar Baz ok deikenli fonksiyonlarn doal yaplarndan dolay, bu fonksiyonlarn blok yaplar (iterative networks) kullanlarak gereklenmesi daha uygun olur. Buna gre, e bloklar birbirleri ile uyumlu bir biimde balanarak istenilen giri ve k saysnda devreler oluturulabilir. Bu devreler, bu tr fonksiyonlarn dier yntemlerle gereklenmesine oranla byk kolaylk salar. Bilindii gibi giri says arttka fonksiyonun alaca deer-nokta says da stel olarak artmaktadr. Blok yaplarda ise, sadece birim modl tasarm yaplr ve bu modller birbirlerine balanarak geni lekli devreler tasarlanabilir. Balantlarn ve yaplarn basitlii nedeniyle bu blok yaplar, zellikle VLSI devrelerde kullanlmaktadr. rnek olarak toplama, karma, arpma, karlatrma ve benzeri devreler, blok yaplar kullanlarak tasarlanr. Bir toplama devresinin en basit blok yaps, yar toplayc devresidir. Yar toplayc devresinin iki adet girii, A ve B, ve iki adet k, E ve T, vardr. A ve B toplanacak iki biti gsterirken T k, toplam, E k ise bu toplam sonucunda oluan eldeyi gsterir. ekil 5.1de yar toplayc devresinin doruluk tablosu ve kap elemanlar ile tasarm verilmitir.
ekil 5.1 : Yar toplayc doruluk tablosu ve devresi Bir bitten daha fazla bit ieren saylarn toplama ileminde, bitlerin toplamnda ortaya kan elde bitlerini gz nne almak gerekir. Yar toplayclar kullanlarak tasarlanan tam toplayc devresi ve doruluk tablosu, ekil 5.2de verilmitir. Tam toplayclar, 3 girili 2 kl bloklardr. Yar toplayclardan farkl olarak elde giriinin de blok yapsna katlmasyla aritmetik toplama ilemini gerekleyecek modller elde edilmektedir. Elde klarnn dk anlaml bitlerden yksek anlaml bitlere ekil 5.3teki gibi aktarlmasyla n-bitlik paralel toplayc elde edilir. n-bitlik paralel toplama devresinde, toplam sonucunun olumas iin n. tam toplayc blou, n-1 adet tam toplayc blounun oluturduu elde bitini beklediinden dolay
31
yava alr. stenmeyen bu durumu engellemek iin paralel toplama devreleri, ngrl elde reteci (look ahead carry) toplama devreleri ile tasarlanr.
ekil 5.2 : Tam toplayc doruluk tablosu ve devresi
ekil 5.3 : n-bitlik paralel toplayc yaps Toplama devreleri ile tabana veya tabann 1 eksiine tmleme yntemleri kullanlarak karma ilemi gereklenebilir. Saysal sistemlerde genellikle taban olarak 2 kullanldndan ikiye veya bire tmleme kullanlarak karma ilemi gerekletirilir. kiye tmleme, 2 tabannda, basamak says n olan bir B saysnn B2 = 2n B eklindeki ifadesidir. ki say birbirinden karlaca zaman karlan saynn ikiye tmleyeni ile eksilen say toplanr. Bylece, T = A + B2 toplam, A + 2n B = 2n +(AB) ifadesine eit olur. Buna gre, i) AB ise T = 1XXX...X biiminde n+1 hanelidir ve 1 atldnda (2n ifadesi toplamdan karlyor) A-B elde edilir. ii) A<B ise T = 2n + (AB) = 2n (BA) toplam n hanelidir (sonu negatiftir), bu durumda toplam, (BA) saysnn 2 tabanna tmlenmii olur. Bir saynn 2ye tmlemesinin 2ye tmlemesi, bu saynn kendisine eit olacandan dolay T toplamnn 2 tabanna tmlemesini (T2) alarak (BA) says elde edilmi olur. (AB) fark ise elde edilen saynn negatifidir. Benzer ekilde bire tmleme ile karma ilemi gereklenebilir. ekil 5.4te 4-bitlik paralel
32
toplayc tmdevresi, 74283, kullanlarak topla ve kar kontrol girileri ile toplama ve ikiye tmleme ile karma ilemini gerekleyen devre verilmitir.
ekil 5.4 : 74283 tmdevresi ile tasarlanan toplama/karma devresi ki saynn birbirine gre byk, kk veya eit olduunu gsteren devrelere karlatrma devreleri denir. Karlatrma ilemi en yksek anlaml bitten veya en dk anlaml bitten balanarak tekrarlamal olarak yaplabilir. ekil 5.5te verildii gibi bir bitlik karlatrc birim modllerinin birbirlerine kaskad balanmas ile n-bitlik karlatrc devresi gereklenebilir.
ekil 5.5 : En anlaml bitten balanarak n-bitlik iki saynn karlatrlmas iin kullanlan tekrarlamal yap Karlatrma ilemi n. karlatrma birim modlne (A>B)i = 0, (A=B)i = 1 ve (A<B)i = 0 n uygulanmas ile balar. Karlatrma devresinin birim modl, iki temel yapdan oluur. Birinci temel yap, iki giriine, Ai ve Bi , gelen bitleri karlatrarak ai : Ai > Bi bi : Ai < Bi ve ci : Ai = Bi klarn reten yapdr. kinci temel yap ise A ve B saylarnn (n-1). bitten (i+1). bite kadar olan bitlerin karlatrlmas sonucunda elde edilen fi+1, gi+1, hi+1 girileri ve birinci
33
temel yapdan gelen ai, bi, ci girileri ile bir sonraki birim modle A ve B saylarnn (n-1). bitten i. bite kadar olan bitlerin karlatrma sonucunu, fi, gi, hi, veren yapdr. ekil 5.6da karlatrma birim modlnn yaplar gsterilmitir.
ekil 5.6 : Karlatrma devresi birim modlnn bloklarla gsterilimi Birinci temel yapda ai, bi ve ci klarna ilikin ifadeler u ekildedir : ai = 1, eer Ai > Bi 0, aksi halde bi = 1, eer Ai < Bi 0, aksi halde
__
ci =
1, eer Ai = Bi 0, aksi halde
Eer Ai > Bi ise Ai =1, Bi =0dr. Yani ai = Ai . Bi olur. Eer Ai < Bi ise Ai =0, Bi =1dir. Yani bi = Ai . Bi olur.
__
i = 0, 1, 2, ..., (n-1) i = 0, 1, 2, ..., (n-1)

__ __
Eer Ai = Bi ise Ai =0, Bi =0dr veya Ai =1, Bi =1dir. Yani ci = Ai . Bi + Ai . Bi = Ai Bi = ai + bi olur. i = 0, 1, 2, ..., (n-1)
kinci yapda fi, gi ve hi klarna ilikin ifadeler ise u ekildedir : fi, (n-1). bitten i. bite kadar olan bitlerin gsterdii saylardan An 1 An 2 ... Ai > Bn 1 Bn 2 ... Bi ise 1, gi, (n-1). bitten i. bite kadar olan bitlerin gsterdii saylardan An 1 An 2 ... Ai = Bn 1 Bn 2 ... Bi ise 1, hi, (n-1). bitten i. bite kadar olan bitlerin gsterdii saylardan An 1 An 2 ... Ai < Bn 1 Bn 2 ... Bi ise 1 deerini almaktadr. fi = 1 olmas iin fi+1 = 1 veya gi+1 = 1 ve ai = 1 olmas gerekir. fi = fi+1 + gi+1.ai gi = 1 olmas iin gi+1 = 1 ve ci = 1 olmas gerekir. gi = gi+1.ci hi = 1 olmas iin hi+1 = 1 veya gi+1 = 1 ve bi = 1 olmas gerekir. hi = hi+1 + gi+1.bi olur. 34
Yukarda verilen ifadeler ile karlatrma devresinin birim modlnn kap elemanlar kullanlarak tasarm, ekil 5.7de verilmitir. Drt bitlik karlatrma devresi olarak 7485 tmdevresi bulunmaktadr.
ekil 5.7 : Karlatrma devresi birim modlnn lojik kaplarla gereklenmesi 5.2 Deney ncesi Hazrlklar 1. Paralel toplayc ve karlatrma devre yaplarnn incelenmesi. 2. Yar toplayc ve tam toplayc yaplarnn incelenmesi. 3. ekil 5.2de verilen tam toplayc ve ekil 5.3te verilen n-bitlik paralel toplayc devrelerinden yararlanarak lojik kaplarla gereklenen 2-bitlik paralel toplayc devresinin CAD aralar ile simlasyonun yaplp ksa bir rapor halinde sonularn getirilmesi. 4. Bire ve ikiye tmleme ilemlerinin incelenmesi. 5. Deneyde kullanlacak tmdevrelerin katalog bilgilerinin incelenmesi. 5.3 Deney Srasnda Yaplacaklar 1. Deney ncesi hazrladnz 2-bitlik paralel toplayc devrenizi deney setine kurunuz. Devrenizde bulunan btn tmdevrelerin besleme ve toprak balantsn yapnz. Devrenizin girilerini lojik anahtarlardan alp klarn LEDlere balayarak devrenizin istenilen ilevi gerekletirip gerekletirmediini saptaynz.
35
2. ekil 5.4te verilen devreyi deney setine kurunuz. Devrede bulunan btn tmdevrelerin besleme ve toprak balantsn yapnz. Devrenin girilerini lojik anahtarlardan alp klarn LEDlere balayarak Tablo 5.1i doldurunuz. Tablo 5.1 : Toplama ve karma devresi sonu tablosu
T/ 0 0 0 1 1 1 A 8 11 3 1 6 14 B 7 12 4 5 6 9 A3A2A1A0 B3B2B1B0 C4 S3S2S1S0
3. 7485 tmdevresini deney setine yerletiriniz. Tmdevrenin girilerini lojik anahtarlardan alp gerekli tm balantlar yaptktan sonra klar LEDlere balaynz ve Tablo 5.2yi doldurunuz. Tablo 5.2 : Karlatrma devresi sonu tablosu
A 8 4 12 2 11 10 B 3 4 15 13 11 0 A3A2A1A0 B3B2B1B0 A=B A>B A<B
5.4 Raporda stenilenler 1. 3 bitlik iki saynn arpmn bulan devreyi tam toplayc bloklar ve AND kaplar kullanarak tasarlaynz. 2. En anlamsz bitten balanarak karlatrma ileminin nasl yaplacan gsteriniz. 3. Saysal sistemlerde 8 bitlik veriye bayt (byte), 16 bitlik veriye ise kelime (word) denilir. Buna gre 4-bitlik karlatrma tmdevreleri kullanarak iki adet kelimeyi karlatrnz. 4. ekil 5.4te verilen karma devresini kullanarak 4 bitlik iki saynn karlatrlmas istenmektedir. Karlatrma devresinin sekiz adet girii, (A : A3A2A1A0 ve B : B3B2B1B0) adet k, E, B ve K, olacaktr. Eer iki say eit ise E=1, A>B ise B=1, A<B ise K=1 ve bu durumlarda dier klar lojik 0 deerine sahip olacaktr. Bu devreyi, ekil 5.4te verilen devreyi gz nne alarak ve uygun kaplar kullanarak tasarlaynz.
36
Malzeme Listesi 1 adet 7408 AND kap tmdevresi 1 adet 7432 OR kap tmdevresi 1 adet 7485 4-bitlik karlatrc tmdevresi 1 adet 7486 EXOR kap tmdevresi 1 adet 74283 4-bitlik paralel toplayc tmdevresi
37
DENEY 6 : BELLEK ELEMANLARININ GEREKLENMES ve ANALZ 6.1 Genel Aklamalar Eer bir devrenin k, sadece girilerin o anki deerlerine bal olmayp, ayn zamanda klarn gemi deerlerine bal ise, bu devre, ardl devre olarak adlandrlr. Bylece ardl devreler gemi deerler hakknda bilgilere sahip olur. 6.1.1 Bellek Elemanlar En temel ardl devre eleman, bellek (flip-flop) elemandr. Bellek eleman, daha kompleks ardl devrelerde ikili saklama eleman olarak kullanlr. Bellek elemanlar, bellek elemannn tipine gre iki veya daha fazla girie ve iki adet ka, Q veQ, sahiptir. Bellek eleman ilem yaparkenQ k, her zaman Q deerinin tmleyenine sahip olur. Yeni giri deerleri uygulanana kadar k, 0 veya 1 durumunda kalr. Yeni giri deerleri uygulandnda ise bellek elemannn k, 0da iken 1e (flip) veya 1de iken 0a (flop) geer veya deimez (durumunu korur). Temel olarak drt adet bellek eleman, RS, D, T ve JK, vardr. Bellek elemanlar, saat girii olarak uygulanan girilerine gre asenkron, darbe tetiklemeli, kenar (den veya ykselen) tetiklemeli ve ana-uydu bellek elemanlar olarak birbirinden ayrlrlar. Asenkron RS bellek eleman : RS bellek elemannn iki temel girii, R (reset) ve S (set), vardr. R girii, Q kn 0 ve S girii, Q kn 1 yapmak iin kullanlr. ekil 6.1de asenkron RS bellek elemannn doruluk tablosu ve sembol verilmektedir.
ekil 6.1 : a) Asenkron RS bellek elemannn doruluk tablosu b) Sembol Doruluk tablosunda Q+, bir sonraki anda k deeri iken, Q, o andaki k deeridir. Bu gsterim ekli, btn deneyler boyunca srecektir. Asenkron RS bellek elemannn NAND ve NOR kaplar ile tasarm srasyla ekil 6.2a ve ekil 6.2bde verilmitir.
38
ekil 6.2 : a) NAND kaplar ile asenkron RS bellek eleman b) NOR kaplar ile asenkron RS bellek eleman Asenkron RS bellek eleman, dier bellek elemanlarnn tasarmnda bir temel hcre oluturur ve bir bellek elemannn tasarm iin asenkron RS bellek eleman ve eklenmesi gereken kap elemanlar kullanlr. Darbe tetiklemeli RS bellek eleman : RS bellek elemanlar, bir saat girii olmadan asenkron olabildikleri gibi bir saat girii ile k deiimlerinin senkronize edilmesi ile senkron olabilir. Her iki durumda da doruluk tablosu ayndr ve senkron RS bellek elemannda, bellek elemann aktif eden saatin geii olumadka bellek eleman, k deerini korur. Darbe tetiklemeli RS bellek elemann doruluk tablosu, NAND kaplar ile tasarm ve sembol ekil 6.3te verilmitir.
ekil 6.3 : a) Darbe tetiklemeli RS bellek elemannn doruluk tablosu b) NAND kaplar ile tasarm c) Sembol Darbe Tetiklemeli D bellek eleman : D bellek eleman her zaman senkrondur ve bir bitin saklanmasnda veya gecikmelerin oluturulmasnda kullanlr. Bu bellek elemannn saat giriine ek olarak bir adet girii, D (data veya delay), vardr. D giriine uygulanan bir deer, saat iaretinin aktif hale gelmesi ile Q kna aktarlr. D bellek elemannn doruluk tablosu, RS bellek eleman kullanlarak tasarm ve sembol ekil 6.4te verilmitir.
39
ekil 6.4 : a) Darbe tetiklemeli D bellek elemannn doruluk tablosu b) NAND ve NOT kaplar ile tasarm c) Sembol Darbe tetiklemeli T bellek eleman : T bellek elemannn saat iaretine ek olarak bir adet girii, T, vardr. Saat iaretinin aktif olmas ile T girii 0 olduunda k iareti korunurken, 1 olduunda ise k iareti, bir nceki kn tmleyen deerini (toggle) alr. ekil 6.5te, T bellek elemannn doruluk tablosu, RS bellek eleman kullanlarak elde edilen tasarm ve sembol verilmitir.
ekil 6.5 : a) Darbe tetiklemeli T bellek elemannn doruluk tablosu b) AND ve NOR kaplar ile tasarm c) Sembol Darbe tetiklemeli JK bellek eleman : JK bellek eleman her zaman senkrondur. Saat iaretine ek olarak bellek elemannn iki adet girii, J ve K, vardr. Bu giriler birbirinden bamsz olarak aktif hale getirildiinde RS bellek elemannn S ve R girilerine benzer ekilde alr. RS bellek elemannn belirlenmemi durumunda, S=R=1 iken, ise J=K=1 olduunda bellek eleman k, bir nceki kn tmleyenini (toggle) verir. JK bellek elemannn doruluk tablosu, RS bellek eleman kullanlarak elde edilen tasarm ve sembol ekil 6.6da verilmitir.
40
ekil 6.6 : a) Darbe tetiklemeli J-K bellek elemannn doruluk tablosu kaplar ile tasarm c) Sembol
b) AND ve NOR
Darbe tetiklemeli bellek elemanlarnn, bir bellek eleman olarak kullanmnda getirdii kstlamalar ve problemler vardr. rnek olarak, saat iareti 1 olduu zaman giri iareti (bu iaret bir lojik grlt olabilir) bellek eleman kna aktarlr. Ayn zamanda JK bellek elemannda J=K=CLK=1 olduu zaman darbe tetiklemeli bellek eleman osilasyona girer. Darbe tetiklemeli bellek elemanlarnn bu problemlerine zm retmek iin bellek elemanlar farkl yntemler izlenerek tasarlanr. Kenar tetiklemeli bellek eleman : Bir kenar tetiklemeli bellek eleman saat iaretinin 0dan 1e (ykselen) veya 1den 0a (den) geilerinde aktif hale gelir. Kenar tetikleme mekanizmas, saat iareti ile saat iaretine gre daha dar bir darbeyi reten yapdr. Bu dar darbe, bellek elemannn almas iin yeterli olur. Burada darbe sresinin, k iaretinin retilmesi ve geri besleme olarak girilere gnderilme sresinden daha dk olmasna dikkat edilmesi gerekir. ekil 6.7, bir NOT kaps zerinde retilen gecikme ile gereklenen basit bir kenar tetiklemeli bellek eleman tasarmn ve semboln gstermektedir. Kenar tetiklemeli bellek elemanlarnn kullanlmasnn nedeni, saat iaretinin den veya ykselen kenarnda tetikleme olutuunda, bellek elemannn, saat iaretinin bir dier tetikleme kenarna kadar girilerinde meydana gelen deiimlere kapal olmas ve saat iaretinin tetiklenmesi ile kn gncellenmesidir.
ekil 6.7 : a) Ykselen kenar tetiklemeli J-K bellek eleman b) Sembol 41

Ana-uydu bellek eleman : Darbe tetiklemeli bellek elemanlarnn problemlerine bir zm, iki adet darbe tetiklemeli bellek elemannn birletirilmesini ieren bir ana-uydu bellek eleman yaps kullanmaktr. ekil 6.8de ana-uydu D bellek eleman ve sembol verilmitir.
ekil 6.8 : a) Ana-uydu D bellek eleman b) Sembol Darbe tetiklemeli iki adet D bellek eleman bir NOT kaps ile birletirilmitir. Bylece ana D bellek eleman, saat darbesinin lojik 1 seviyesinde tetiklenirken uydu D bellek eleman, saat darbesinin lojik 0 seviyesinde tetiklenir. Bylelikle ana-uydu D bellek eleman, saat girii 1 iken D giriindeki deiimlerden etkilenmez. Uydu D bellek elemannn giriine bilgi CLK=1 olduu zaman gelir fakat CLK=0 olana kadar giriindeki bilgi ka aktarlmaz. Yine de CLK=1 iken, yani ana D bellek elemannn saat girii aktif iken, ana bellek elemannn k, giriine aktr. Bellek elemannn doru altndan emin olmak iin gereken D giriindeki iaretin, CLK=0 iaretinden hemen nce, srasnda ve hemen sonra kendi lojik seviyesinde kararl olmasn salamak gerekir. Bylelikle darbe tetiklemeli bellek eleman klarnn saat iareti aktif olduunda girilerine ak olmas engellenir. Bu tasarmn bir eksii, kn bir saat darbesi ge olumasdr. Bellek elemanlarnn ayn zamanda asenkron preset ve clear girileri de vardr ve bylelikle bellek elemanlarnn klar bu giriler yardmyla srasyla lojik 1 ve 0a ayarlanabilir. Tek bir biti saklayan n adet bellek elemannn birletirilmesi ile n bitlik saklayclar (latch) oluturulabilir. 7475 ve 74373 srasyla drt ve sekiz adet D bellek eleman ve kontrol girileri ile srasyla 4 ve 8 bitlik saklayc tmdevreleridir. Saklayclarn yan sra n adet D bellek elemanndan oluan yazclar (register) vardr. 74175, drt bitlik bir yazc tmdevresidir. Saklayclar ile yazclar birbirinden ayran en nemli fark, saklayclarn darbe tetiklemeli, yazclarn ise kenar tetiklemeli olmasdr. 6.2 Deney ncesi Hazrlklar 1. Asenkron, darbe tetiklemeli, kenar tetiklemeli ve ana-uydu bellek elemanlarnn alma prensiplerinin incelenmesi.
42
2. ekil 6.2a ve ekil 6.2.bdeki devrelerin edeer olduunun CAD aralar kullanlarak gsterildii ksa bir raporun getirilmesi. 3. Deney srasnda kullanlacak tmdevrelerin katalog bilgilerinin incelenmesi. 6.3 Deney Srasnda Yaplacaklar 1. ekil 6.2ada verilen devreyi deney setine kurunuz. Kullanlan tmdevrelerin besleme ve toprak balantlarn yapnz. Devrenin girilerini lojik anahtarlardan alp devrenin klarn LEDlere balaynz. Bu devrenin, doruluk tablosunu salayp salamadn belirleyiniz. 2. ekil 6.3te verilen devreyi deney setine kurunuz. Kullanlan tmdevrelerin besleme ve toprak balantlarn yapnz. Devrenin girilerini lojik anahtarlardan alp devrenin klarn LEDlere balaynz. Bu devrenin, doruluk tablosunu salayp salamadn belirleyiniz. ekil 6.4-5-6da verilen devreler iin ayn ilemleri tekrarlaynz. 3. ekil 6.7de verilen devreyi deney setine kurunuz. Kullanlan tmdevrelerin besleme ve toprak balantlarn yapnz. Devrenin girilerini lojik anahtarlardan alp devrenin klarn LEDlere balaynz. Tablo 6.1de verilen doruluk tablosunu doldurunuz. 4. ekil 6.8de verilen devreyi, darbe tetiklemeli D bellek eleman iin ekil 6.4te verilen devreyi gz nne alarak deney setine kurunuz. Kullanlan tmdevrelerin besleme ve toprak balantlarn yapnz. Devrenin girilerini lojik anahtarlardan alp devrenin klarn LEDlere balaynz. Tablo 6.2de verilen doruluk tablosunu doldurunuz.
5. ki adet ykselen kenar tetiklemeli D bellek eleman ieren 7474 tmdevresini deney setine yerletiriniz. Tmdevrenin besleme ve toprak balantlarn yapnz. Devrenin Preset, Clear, D girilerini lojik anahtarlardan alp Clock giriini debounce pushbuttondan alnz. Devrenin klarn ve Clock giriini LEDlere balayp Tablo 6.3 doldurunuz. Ayn ilemleri iki adet den kenar tetiklemeli JK bellek eleman ieren 7476 tmdevresi iin tekrar edip Tablo 6.4 doldurunuz.
43
Tablo 6.3 : Ykselen kenar tetiklemeli D bellek eleman doruluk tablosu
Tablo 6.4 : Den kenar tetiklemeli JK bellek eleman doruluk tablosu
6.4 Raporda stenenler 1. Darbe tetiklemeli, kenar tetiklemeli ve ana-uydu bellek elemanlarn alma prensipleri asndan karlatrnz. 2. ekil 6.7de verilen devrede saat iaretinin sahip olabilecei maksimum frekans deerini bularak bellek elemannn alma frekansn belirleyiniz. 3. JK bellek eleman kullanarak RS, D ve T bellek elemanlarn gerekleyiniz. 4. Asenkron PQ bellek eleman, ekil 6.9da verilmitir. Buna gre PQ bellek elemannn doruluk tablosunu ve tanm bantsn elde ediniz.
ekil 6.9 : Asenkron PQ bellek eleman 5. Dier bellek elemanlarnn yansra tasarlanan XY bellek elemannn doruluk tablosu Tablo 6.5te verilmitir. Bu bellek elemannn tanm bantsn bulup RS bellek eleman kullanarak tasarlaynz.
44
Tablo 6.5 : XY bellek elemannn doruluk tablosu
Malzeme Listesi 2 adet 7400 NAND kap tmdevresi 1 adet 7402 NOR kap tmdevresi 1 adet 7404 NOT kap tmdevresi 1 adet 7411 AND kap tmdevresi 1 adet 7474 D bellek eleman tmdevresi 1 adet 7476 JK bellek eleman tmdevresi
45
DENEY 7 : SENKRON ARDIIL DEVRE ANALZ 7.1 Genel Aklamalar Kombinezonsal devrelerin klar, sadece o andaki giri deerlerine bal iken ardl devrelerin klar, o andaki giri deerlerine ve durumlara baldr. Dolaysyla, ardl devreler (makine), kombinezonsal devrelerden farkl olarak gemi durumlar saklayan bellek elemanlar ierirler. k trlerine gre Mealy ve Moore olmak zere iki tip ardl devre vardr. Mealy tipi ardl devrede klar, o andaki girilere ve durumlara baldr. Moore tipi ardl devrede ise klar yalnzca o andaki durumlara baldr. Bu durum srasyla ekil 7.1a-bde gsterilmitir.
ekil 7.1 : a) Mealy tipi ardl devre modeli b) Moore tipi ardl devre modeli Ardl devreler, osilatrl olup olmamalarna gre asenkron ve senkron olmak zere ikiye ayrlrlar. Asenkron ardl devrelerde merkezi saat yoktur ve durum geileri, giri deerlerinin deimesi ile salanr. Senkron ardl devrelerde ise, periyodik saat darbeleri reten bir merkezi saat vardr ve bu merkezi saat, btn bellek elemanlarnn saat girilerine balanmtr. Devre, sadece saat tarafndan tetiklendiinde durumunu deitirir ve yeni durum, devrenin tetiklendii andaki girilere ve duruma baldr. Dier saat darbesi gelene
46
kadar devre durumunu korur. Eer senkron ardl devrede kullanlmayan durumlar varsa ve devre bu durumlardan birine gittiinde kullanlan durumlara geri dnemiyorsa, devrenin kilitlenen trden olduu belirtilir. Bir senkron ardl devrenin analiz aamalar genel olarak u ekildedir: 1. Verilen devre yardmyla bellek elemanlarnn giri ve ardl devrenin k fonksiyonlar, o anki durum ve ardl devrenin giri deikenleri cinsinden belirlenir. 2. Bellek elemanlarnn giri fonksiyonlar ve tanm bantlar kullanlarak devrenin durum denklemleri elde edilir. Durum denklemleri, bir sonraki durumlar belirleyen ifadelerdir. Bellek elemanlarnn tanm bantlar, Q+=JQ+KQ, Q+=D, Q+=S+RQ ve Q+=TQ+TQ eklindedir. 3. Elde edilen durum denklemleri ve ardl devrenin k fonksiyonlar ile durum tablosu veya durum diyagram oluturulur. Senkron ardl devrelerde, balang durumu ve giri dizisi verildiinde, bir sonraki durumlarn ve klarn zamana gre deiimini gsteren diyagramlara zaman diyagram denir. Fiziksel olarak bir senkron ardl devrenin girileri saat iaretinin tetiklenmesiyle ayn anda deitirilemeyecei iin giriler, saat iaretinin tetiklenmesinden, yani istenen durumlarn salanmasndan ancak bir sre sonra deitirilebilir. Mealy tipi devrede klar, o andaki girilere de bal olduu iin bu sre ierisinde devre klarnda istenmeyen deerler grlebilir. Bu srece, kritik zaman aral denir. Bu zaman aralnda devrenin klar hataldr. Hatal klar, zararl veya zararsz olarak ikiye ayrlr. Hatal klar ayn zamanda kendi ilerinde, hatal kn 0 veya 1 deerine sahip olmasna gre ikiye ayrlr. Kritik zaman aral ncesi, kritik zaman aral ve kritik zaman aral sonrasnda kta srekli bir deiim, 010 veya 101 deiimi varsa, bu kn srasyla hatal zararl 1 veya 0 deerine sahip olduu belirtilir. Dier durumlarda k, hatal zararszdr. Moore tipi makinelerde ise bu tr hatal klar sz konusu deildir. Mealy tipi makinelerde hatal klardan kurtulmak iin eitli yntemler vardr. Bu yntemlerden biri, Mealy tipi makinenin gerekledii fonksiyonu, durum saysnn artmasn gz nne alarak Moore makineleri ile gereklemektir. ekil 7.2de zararl ve zararsz klar gsterilmektedir ve durum geilerinin saat iaretinin ykselen kenarnda olduu kabul edilmitir.
47
ekil 7.2 : Zararl ve zararsz hatal klarn zaman diyagram zerinde gsterimi Bu deneyde analizi yaplacak Mealy makinesine ilikin devre emas, ekil 7.3te verilmitir.
ekil 7.3 : Analizi yaplacak senkron ardl devre Teorik olarak, SSI elemanlar ile sentez yaparken kullanlacak kap says ve kap giri yelpaze says ile bellek eleman saysnn minimalletirilmesi esas alnr. Ancak uygulamada, tmleik devreler kullanldndan minimallik kavram, tmleik devre says ile ilikili olmaktadr. ekil 7.3te verilen devre iin toplam 6 adet tmleik devre gerekirken ortak bileenler iin ortak yaplar kullanarak ve ayn tr kap dnm yaparak NAND ve EXOR kaplar ile tasarlanan ekil 7.4teki devre iin toplam 3 adet tmleik devre gerekmektedir.
48
ekil 7.4 : ekil 7.3te verilen devrenin NAND ve EXOR kaplar ile tasarm ekil 7.3teki devre yardmyla bellek elemanlarnn giri fonksiyonlar ve k fonksiyonu D1 = Q1.Q2 + x.Q2 + x.Q2 Q+1 = Q1.Q2 + x.Q2 + x.Q2 D2 = x.Q2 + Q1.Q2 + Q1.Q2 Q+2 = x.Q2 + Q1.Q2 + Q1.Q2 z = x Q2 olarak belirlenir. D tipi bellek elemannn tanm bantsn kullanarak durum denklemleri; olarak bulunur. Tm giri ve durum kombinasyonlar iin bir sonraki durumlar ve devrenin kn ieren durum tablosu Tablo 7.1de verilmitir. Tablo 7.1 : ekil 7.4te verilen senkron ardl devrenin durum tablosu
x 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 Q2 0 1 0 1 0 1 0 1 Q+1 0 1 1 1 1 0 1 0 Q+2 1 1 0 1 1 0 0 1 z 1 0 1 0 0 1 0 1
7.2 Deney ncesi Hazrlklar 1. Ardl ve kombinezonsal devreler arasndaki farkllklarn aratrlmas. 2. Boolean fonksiyonlarnn sadece NAND ve NOR kaplar ile sentezinin incelenmesi. 3. Bellek elemanlarnn alma prensiplerinin incelenmesi. 4. Zararl ve zararsz hatal klarn incelenmesi. 5. Deney srasnda kullanlacak tmdevrelerin katalog bilgilerinin incelenmesi.
49
7.3 Deney Srasnda Yaplacaklar 1. ekil 7.4te verilen devreyi deney setine kurunuz. Btn tmleik elemanlara besleme ve toprak balantlarn yapnz. Devre giriini, lojik anahtardan aldktan sonra, istediiniz balang durumunu elde edebilmek iin bellek elemanlarnn preset ve clear girilerini lojik anahtarlara balayarak bellek elemanlarnn saat girilerini, ortak debounce pushbuttondan alnz. Bellek elemanlarnn ve devrenin klarn LEDlere balaynz. Kurduunuz devrenin durum diyagramna gre alp almadn, bellek elemanlarnn clear ve preset girilerini kullanarak ve bellek elemanlarnn ve devrenin klarn LEDlerden gzleyerek saptaynz. 2. Q1Q2 = 00 balang durumu iin zaman diyagramlarn tamamlaynz. Oluacak hatal klarn trlerini belirleyiniz.
3. Q1Q2 = 11 balang durumu iin zaman diyagramlarn tamamlaynz. Oluacak hatal klarn trlerini belirleyiniz.
50
7.4 Raporda stenilenler 1. ekil 7.5te verilen devrenin zaman diyagram, ekil 7.6da verilmitir. Buna gre, devreye uygulanabilecek bir giri dizisi bulunuz.
ekil 7.5 : ekil 7.6da verilen zaman diyagram iin giri dizisi bulunacak ardl devre
ekil 7.6 : ekil 7.5te verilen devre iin tamamlanacak zaman diyagram 2. Ayn fonksiyonu gerekletiren Mealy ve Moore tipi makineleri, sahip olacaklar durum saysna ve zararl hatal klar retip retmeyeceklerine gre karlatrnz. 3. Mealy tipi makinede oluabilecek zararl veya zararsz hatal klar engellemek iin kullanlabilecek yntemlerin neler olabileceini belirtiniz. 4. ekil 7.7ada verilen asenkron ardl devrenin k ve bir sonraki durum fonksiyonlarn elde ederek durum tablosunu oluturunuz. pucu : ekil 7.7ada verilen devreyi ekil 7.7bdeki yap gibi dnerek A ve B balantlarnn hem o anki durumlar (srasyla Q1, Q2) oluturduunu ve hem de 4x1 MUX girilerindeki deerlere gre bir sonraki durumlar (srasyla Q+1, Q+2) oluturacan dnnz. k ve bir sonraki durum fonksiyonlarn EXOR veya EXNOR ifadeleri ile oluturmaya dikkat ederken A ve B balantlarndaki iaret gecikme srelerinin eit olduunu varsaynz. 51
ekil 7.7 : a) Durum tablosu kartlacak devre b) Devrenin blok gsterilimi Malzeme Listesi 1 adet 7400 NAND kap tmdevresi 1 adet 7474 D bellek eleman tmdevresi 1 adet 7486 EXOR kap tmdevresi
52
DENEY 8 : SENKRON ARDIIL DEVRE SENTEZ 8.1 Genel Aklamalar Ardl devrelerin tasarm iin eitli yntemler vardr. Aada bu yntemlerden birinin aamalar verilmitir. Buna gre; 1. Ardl fonksiyonun szle tanmndan durum diyagramnn elde edilmesi. 2. Elde edilen durum diyagramnn indirgenmesi (state reduction). 3. Durum kodlamas (state assignment). 4. Durum tablosunun oluturulmas. 5. Ardl devrenin tasarmnda kullanlacak bellek elemanlarnn seimi. 6. Ardl devrenin uyarma tablosunun oluturulmas ve bellek elemanlarnn ters tanm bantlar ile bellek elemanlarnn giri ve ardl devrenin k fonksiyonlarnn elde edilmesi. 7. Ardl devrenin gereklenmesi. Szle Tanm : bitlik ift elenik bit reticisinin (even parity generator) ardl devre elemanlar ile tasarlanmas istenmektedir. Ardl devrenin bir adet seri x girii ve bu giriten bit alndnda, bu bitlerin iindeki bir says tek ise 1, ift ise 0 deerine ve ara durumlarda 0 deerine sahip olan bir adet Z k vardr. bit alndktan ve buna gre k retildikten sonra tekrar yeni giri dizisinin balang bitinin beklendii duruma geri dnlecektir. Verilen szle tanm ile ardl fonksiyonun durum diyagram, ekil 8.1de verilmitir.
A/0
0
B/0
1
C/0
0 1
0
D/0
0
E/0
0 1
0
F/0
0
G/1
ekil 8.1 : bitlik ift elenik reticisi durum diyagram 53

Durum indirgeme aamasnda e durumlara rastlanmaz. Durum kodlamas aamasnda ise ekil 8.1de verilen durum diyagramndaki durumlar, A : 000, B : 010, C : 011, D : 110, E : 111, F : 100 ve G : 101 olarak kodlanmtr. Bu kodlamaya gre oluan durum ve uyarma tablolar, ekil 8.2de verilmitir.
ekil 8.2 : Senkron ardl devrenin durum ve uyarma tablolar Ardl devrenin tasarmnda kullanlacak bellek elemanlar iin JK bellek eleman seilmitir. JK bellek elemannn ters tanm bants ve devrenin uyarma tablosu yardmyla bellek elemanlarnn giri fonksiyonlar, J1 : Q2, K1 : Q2, J2 : Q1, K2 : Q1, J3 : x.Q1 + x.Q2, K3 : x + Q2 ve devrenin k fonksiyonu, Z : Q2.Q3 eklinde belirlenir. Bu fonksiyonlarn NAND kaplar ile gereklenmesi sonucu oluan devre, ekil 8.3te verilmitir.
ekil 8.3 : NAND kaplar ve JK bellek elemanlar ile ift elenik bit reticisi 54
8.2 Deney ncesi Hazrlklar 1. Ardl devre tasarmnda kullanlan yntemlerin ve ortak kap dnmlerinin incelenmesi. 2. Bellek elemanlarnn ters tanm bantlarnn belirlenmesi. 3. Deney srasnda kullanlacak tmdevrelerin katalog bilgilerinin incelenmesi. 8.3 Deney Srasnda Yaplacaklar 1. ekil 8.3te verilen devreyi deney setine kurunuz. Kullanlan btn tmdevrelerin besleme ve toprak balantsn yapnz. Devrenizin x giriini lojik anahtardan alrken CLK giriini debounce pushbuttondan alnz. Bellek elemanlarnn Preset ve Clear girilerini balang durumlarn ayarlayabilmek iin lojik anahtarlara balaynz. Devrenizin kn ve bellek elemanlarnn klarn LEDlere balayarak devrenizin durum tablosunu salayp salamadn gsteriniz. 2. 000 durumundan balayarak her saat darbesinin den kenarndan nce bir bit gnderecek ekilde x giriine 0101000111010100101 dizisini (ilk bit 1) uygulayp k dizisini belirleyiniz. 8.4 Raporda stenilenler 1. Herhangi bir Boolean fonksiyonunu, iinde bulunan kaplar ile gerekletiren kmeye btn denilir. Eer bu kme iindeki herhangi bir kap karldnda geriye kalanlarla herhangi bir Boolean fonksiyonu gerekletirilemiyorsa, o kme minimal btndr. rnek olarak NOT, AND ve OR kaplarndan oluan bir kme, minimal btndr. Verilenler nda EXOR ve AND kmesinin, NAND kmesinin ve NOR kmesinin minimal btn olduklarn ispatlaynz. 2. Ardl devre tasarmnda durum indirgeme ve kodlama yntemlerinin kullanlmasnn nedenlerini ve bu yntemlerin devre karmakl asndan getirecei kazanlar belirtiniz. 3. MN bellek elemannn durum tablosu, Tablo 8.1de verilmektedir. Buna gre MN bellek elemannn ters tanm bantsn bularak ters tanm tablosunu oluturunuz. Tablo 8.1 : MN bellek elemannn durum tablosu
55
4. PLD ailesinden olan PAL tmdevresi, sadece AND kap girilerinin programlanabildii bir AND-OR yapsna sahiptir. ekil 8.2de verilen uyarma tablosunun yardmyla ift parite retici devresini, PAL 16R4AM elemannn lojik diyagramn doldurarak tasarlaynz. 5. C1 ve C2 olarak iki adet kontrol giriine sahip olan ve sayc olarak alan bir senkron ardl devrenin tasarlanmas istenmektedir. Kontrol girilerinden C1, sayma ileminin hangi evrimde gerekleneceini belirlerken, C2, sayma trn (ileri/geri) belirleyecektir. Eer C1=0 ise sayc, modlo 3 ve eer C1=1 ise modlo 4 sayacaktr. C2=0 olduunda ise her sayta sayc 1 artarken, C2=1 olduunda ise her sayta 1 azalacaktr. lk olarak ardl devrenizin durum tablosunu elde ediniz ve devrenizi D bellek elemanlar ile tasarlaynz. Malzeme Listesi 2 adet 7400 NAND kap tmdevresi 2 adet 7476 JK bellek eleman tmdevresi
56
DENEY 9 : ASENKRON VE SENKRON SAYICILAR 9.1 Genel Aklamalar En az bir durum dizisini tekrar eden ardl devrelere sayc denir. Sayclar, eitli durum dizilerini tekrar edebilir. Buna gre sayclar, ileri, geri, ileri/geri, programlanabilir, ikili kodda, BCD, Gray gibi eitli trlerde olabilir. Sayclar, bellek elemanlarnn tetiklenmesine gre asenkron ve senkron olarak ikiye ayrlr. Asenkron sayclarda, bir bellek eleman kendinden daha dk anlaml ilk bellek elemannn k ile tetiklenir. En dk anlaml bellek eleman ise uygulanan darbeler (veya saat) ile tetiklenir. ekil 9.1de modlo 16 (24) asenkron ileri saycs verilmitir.
ekil 9.1 : 4-bitlik asenkron ileri sayc devresi ekil 9.1de verilen devredeki J-K bellek elemanlar den kenar tetiklemelidir ve tm J ve K girilerine lojik 1 deeri atanmtr. Bylece J-K bellek eleman klarnn, (Q) bir nceki klarnn tmleyeni olmas salanmtr. Asenkron saycnn zaman diyagram, ekil 9.2de verilmitir.
ekil 9.2 : 4-bitlik asenkron ileri saycnn zaman diyagram
57
Asenkron sayc tmdevresi olarak 7493 tmdevresi rnek gsterilebilir. 7493 tmdevresi, 4bitlik bir asenkron saycdr. Bu tmdevrenin kontrol girii olarak 2 adet reset girii, RO1, RO2, iki adet saat girii, CKA, CKB ve drt adet k, QD, QC, QB ve QA (MSB : QD) vardr. RO1 ve RO2 reset girilerinin her ikisi de lojik 1 deerinde aktiftir ve bu iki kontrol girii lojik 1 deerine sahip olduunda klar, lojik 0 deerini alrlar, yani sayc sfrlanr. Reset girileri aktif deil iken QA k, CKBye balandnda 7493 tmdevresi modlo 16 sayar. Bu durum, ekil 9.3ada gsterilmitir. ekil 9.3.bde, 7493 tmdevresi ve bir AND kaps ile tasarlanan BCD saycs verilmitir. Buna gre BCD sayc gereklenirken klar 1010 (QD ve QB lojik 1) olduunda AND kapsnn k, lojik 1 olacak ve reset girileri, tmdevrenin klarn sfrlayacak ve sayma ilemi devam edecektir.
ekil 9.3 : a) 7493 tmdevresi ile modlo 16 sayc b) 7493 tmdevresi ile BCD sayc ekil 9.3bde verilen BCD sayc birim blou ile elde edilen 0-99 saycs ekil 9.4te verilmitir.
ekil 9.4 : ekil 9.3bde verilen BCD sayc yardmyla gereklenen 0-99 sayc
58
Senkron sayclarda ise merkezi bir saat btn bellek elemanlarn ayn anda tetikler. Bu yzden senkron sayclar, asenkron sayclara gre daha hzldr. ekil 9.5te 4-bitlik senkron ileri sayc devresi verilmitir.
ekil 9.5 : 4-bitlik senkron ileri sayc ekil 9.5te verilen devre yardmyla tasarlanan 4-bitlik ileri/geri sayc devresi ekil 9.6da gsterilmitir.
ekil 9.6 : 4-bitlik senkron ileri/geri sayc leri/geri sayma yetenekleri yannda senkron sayclara paralel ykleme yetenei kazandrlarak saycnn istenilen saydan balayarak saymas salanabilir. 74161, paralel yklemeli bir sayc tmdevresidir. ENableP (ENP), ENableT (ENT), Load ve Clear olmak zere drt adet kontrol girii, saat girii ve drt bitlik paralel girii ile drt bitlik paralel k ve bir bitlik elde k vardr. Clear ve Load lojik 0da, ENP ve ENT ise lojik 1de aktiftir. Clear girii, tmdevrenin paralel klarna lojik 0 deerini yklemek, Load girii ise paralel giriteki deeri yklemek iin kullanlrken ENP ve ENT kontrol girileri sayma ilemini durdurmak veya devam ettirmek amacyla kullanlr. ekil 9.7de 74161 tmdevresi ile tasarlanan sayc rnekleri verilmitir.
59
ekil 9.7 : a) BCD sayc b) 8-15 aras sayc c) 3-12 aras sayc Sayclar genelde, bir olayn gerekleme saysnn saptanmasnda veya saysal bir sistemde ilemleri denetlemekte kullanlan zamanlama iaretlerinin elde edilmesinde kullanlr. Bu uygulamalar, frekans blme, bilgi saklama, darbe sayma gibi uygulamalar olabilir. 9.2 Deney ncesi Hazrlklar 1. Asenkron ve senkron sayc yaplarnn incelenmesi. 2. ekil 9.7adaki BCD saycnn CLR ve LOAD girilerinin kullanld iki ayr devrenin CAD aralar ile simlasyonunun yaplmas ve iki devrenin karlatrmal sonularnn ksa bir rapor halinde getirilmesi. 3. Deney srasnda kullanlacak tmdevrelerin katalog bilgilerinin incelenmesi. 9.3 Deney Srasnda Yaplacaklar 1. ekil 9.1de verilen devreyi deney setine kurunuz. Tmdevrelerin gerekli btn balantlarn yapnz. Bellek elemanlarnn saat giriini 1Hzlik TTL dalga iaretinden alnz. Bellek elemanlarnn girilerine uygun deerleri verdikten sonra klar LEDlerden gzleyerek devrenizin istenilen ilevi gerekleyip gereklemediini saptaynz. 2. ekil 9.3adaki devreyi deney setine kurunuz. Tmdevrenin gerekli btn balantlarn yapnz. Saat iaret giriini, 1Hzlik TTL dalga iaretinden alnz. Tmdevrenin klarn LEDlerden gzleyerek devrenizin istenilen ilevi gerekleyip gereklemediini saptaynz. 3. lk olarak ekil 9.3bde verilen devreyi deney setine kurunuz. Tmdevrelerin gerekli btn balantlarn yapnz. Saat iaret giriini, 1Hzlik TTL dalga iaretinden alp tmdevrenin klarn 7 paral gstergeden gzleyerek devrenizin istenilen ilevi gerekleyip gereklemediini saptaynz. Daha sonra ekil 9.4te verilen devreyi, daha nceden
60
kurduunuz devreye eklentiler yaparak deney setine kurunuz ve devrenizin istenilen ilevi gerekleyip gereklemediini saptaynz. 4. ekil 9.5te verilen devreyi deney setine kurunuz. Tmdevrelerin gerekli btn balantlarn yapnz. Bellek elemanlarnn saat giriini 1Hzlik TTL dalga iaretinden alnz. Bellek elemanlarnn klarn LEDlerden gzleyerek devrenizin istenilen ilevi gerekleyip gereklemediini saptaynz. 5. ekil 9.7a-b-cde verilen devreleri deney setine kurunuz. Tmdevrelerin gerekli btn balantlarn yapnz. Saat iareti giriini 1Hzlik TTL dalga iaretinden alnz. Tmdevrenin klarn LEDlerden gzleyerek devrenizin istenilen ilevi gerekleyip gereklemediini saptaynz. 9.4 Raporda stenilenler 1. 7493 tmdevreleri ve uygun lojik kaplar kullanarak ikili tabanda modlo 36 sayan bir sayc tasarlaynz. 2. ekil 9.5te verilen 4-bitlik senkron ileri saycsnn T bellek elemanlar ile gereklenmesi istendiinde devre karmaklnn deiip deimeyeceini nedeni ile belirtiniz. 3. ekil 9.8de verilen asenkron sayc devresinin analizini, CAD aralarn kullanarak yapnz ve bu saycnn gerekletirdii fonksiyonu alarak belirleyiniz. (QA : LSB)
ekil 9.8 : Fonksiyonu belirlenecek asenkron sayc 4. Seri olarak uygulanan her bir 7 bitlik say iindeki 1 saysn bulan senkron ardl devreyi tasarlaynz. Malzeme Listesi 1 adet 7400 NAND kap tmdevresi 1 adet 7408 AND kap tmdevresi 2 adet 7476 JK bellek eleman tmdevresi 2 adet 7493 asenkron sayc tmdevresi 1 adet 74161 senkron sayc tmdevresi 61
DENEY 10 : YAZICILAR 10.1 Genel Aklamalar Bir yazc (register), ikili bilgileri tutmak iin kullanlan bir grup ikili saklama hcresinden oluur. Her bir bellek eleman bir bitlik bilgiyi saklama yeteneine sahip olduu iin bir grup bellek eleman, yazclar meydana getirir. Bir n-bitlik yazc, n adet bellek elemanndan oluur ve n bit ieren bir bilgiyi saklar. Bellek elemanlarnn yan sra, baz bilgi iletim fonksiyonlarn gereklemek iin yazclar, kombinezonsal kaplar ierebilir. Yazclarda, genel olarak bellek elemanlar ikili bilgiyi tutarken, kaplar, yeni bilginin yazclara aktarmnn nasl ve ne zaman yaplacan kontrol eder. MSI devrelerinde deiik trde yazclar mevcuttur. En basit bir yazc, sadece bellek elemanlar ieren bir yazcdr. ekil 10.1de drt adet D bellek eleman ve ortak saat girii ile tasarlanan byle bir yazc devresi gsterilmitir. Ortak saat iaretinin tetiklenmesi ile bellek elemanlar girilerindeki o anki bilgiler, 4-bitlik yazcya aktarlr.
ekil 10.1 : 4-bitlik yazc Yeni bir bilginin yazcya aktarm, yazcya ykleme olarak adlandrlr. Eer yazcnn btn bitleri bir tek saat darbesi ile ayn anda ykleniyorsa, ykleme ileminin paralel olarak gereklendii belirtilir. ekil 10.1de verilen yazcnn CLK giriine bir darbenin uygulanmas ile btn giriler paralel olarak yklenir. Bu yazcda CLK girii, yeni bilginin yazcya aktarlmasn kontrol eden bir etkin (enable) giritir. ou saysal devrelerde ise srekli saat darbeleri reten bir merkezi saat reteci vardr ve bu saat darbeleri, sistemdeki btn bellek elemanlarna uygulanr. Bu yzden yazclarda bilgi iletim fonksiyonlar, etkin girileri kontrol eden ayr kontrol birimleri ile gereklenir. ekil 10.2de ykle etkin girii ile 4-bitlik paralel yklemeli yazc devresi verilmitir.
62
ekil 10.2 : 4-bitlik paralel yklemeli yazc kili bilgisini saa veya sola doru teleme yeteneine sahip olan yazcya, telemeli yazc (shift register) denilir. Bir telemeli yazc, kaskad balanm bellek elemanlar zincirinden oluur. yle ki bir bellek elemannn k, bir sonraki bellek elemannn giriine ve merkezi bir saat iareti, btn bellek elemanlarna balanarak teleme ileminin adm adm yaplmas salanr. ekil 10.3te 4 adet D bellek eleman ile gereklenen bir telemeli yazc devresi verilmitir. Bu devrede seri giri iareti yerine Q4 iaretinin uygulanmas ile gereklenen Johnson (ring) sayc devresi, ekil 10.4te verilmitir.
ekil 10.3 : telemeli yazc
ekil 10.4 : Johnson saycs
63
telemeli yazclar, seri bilgiyi paralele ve paralel bilgiyi seri bilgiye evirmek iin kullanlabilir. telenerek seri olarak girilen bilgi, telemeli yazcnn btn bellek elemanlarnn klarna ulalrsa, bellek elemanlarnn klarndan paralel olarak alnabilir. Eer bir telemeli yazcya paralel ykleme yetenei kazandrlrsa, paralel olarak girilen bilgi veya yazcda saklanan bilgi, telenerek seri olarak elde edilebilir. Paralel ykleme, ieriini koruma, saa/sola teleme yeteneklerine sahip bir yazc, D bellek elemanlar ve 4x1 oullayclar kullanlarak gereklenebilir. Bunun yannda MSI devre elemanlarndan universal shift register, 74194 tmdevresi, paralel ykleme, ieriini koruma, saa/sola teleme zellikleri olan bir yazcdr. S0 ve S1 kontrol girilerine uygun deerler verilerek bu zellikler etkin hale getirilir. Bir saysal sistemde eer bilgi her seferinde sadece bir bitin aktarlmas ve ilenmesi eklinde alyorsa, bu saysal sistemin seri modda alt belirtilir. Bir yazcnn ierii bir baka yazcya, bilgilerin bir yazcdan dierine seri olarak telenmesi eklinde aktarlr. Bir A yazcsndan B yazcsna seri veri aktarm ve iaretlerin zaman diyagram, ekil 10.5te gsterilmitir. A yazcsnda saklanan verinin kaybolmamas iin A yazcsnn seri k ile seri girii arasnda veri aktarm salanmtr ve teleme kontrol girii, SC, yazclarn ne kadar teleneceini belirlemek iin konulmutur.
ekil 10.5 : a) A ve B yazclar arasnda seri veri aktarm b) Zaman diyagram ekil 10.6, 4-bitlik telemeli yazclar arasnda seri veri aktarmn gerekleyen devreyi gstermektedir. 64
ekil 10.6 : a) CP iaretini reten devre b) Seri veri aktarm devresi ekil 10.6da verilen devrede ykleme ve veri aktarm ilemlerinin kontrol edilmesi iin kullanlan bir adet A / Y kontrol girii vardr. Kontrol girii, lojik 1 deerine sahip olduunda 74161 saycsnn ierii sfrlanr ve 74194 telemeli yazclara girilerinde bulunan deerler yklenir. Kontrol girii, lojik 0 deerine sahip olduunda ise ekil 10.6ada verilen 74161 saycs sfrdan drde kadar sayar. Bu drt saat darbesi boyunca ise A telemeli yazcsnda bulunan veriler, B telemeli yazcsna aktarlr. Sayc drde ulatnda ise kendi ieriini korur ve yazclarn saat iareti, CP, lojik 0 deerine sahip olur. 10.2 Deney ncesi Hazrlklar 1. Yazc trlerinin ve alma prensiplerinin incelenmesi. 2. ekil 10.2deki devrenin CAD aralar ile simlasyonun yaplp sonularn ksa bir rapor halinde getirilmesi. 3. Deney srasnda kullanlacak tmdevrelerin katalog bilgilerinin incelenmesi. 10.3 Deney Srasnda Yaplacaklar 1. ekil 10.1de verilen devreyi deney setine kurunuz. Devrede bulunan btn tmdevrelerin besleme ve toprak balantlarn yapnz. Bellek elemanlarnn preset ve clear girilerine lojik 1 deeri uygulaynz. Bellek elemanlarnn saat girilerini 1Hzlik TTL darbe reticisinden alnz. Devrenin girilerini lojik anahtarlardan alp, devrenin klarn LEDlere baladktan sonra devrenizin istenilen fonksiyonu gerekleyip gereklemediini saptaynz. 65
2. ekil 10.3te verilen devreyi deney setine kurunuz. Devrede bulunan btn tmdevrelerin besleme ve toprak balantlarn yapnz. Bellek elemanlarnn preset ve clear girilerine lojik 1 deeri uygulaynz. Bellek elemanlarnn saat girilerini 1Hzlik TTL darbe reticisinden alnz. Devrenin giriini lojik anahtardan alp, devrenin klarn LEDlere baladktan sonra devrenizin istenilen fonksiyonu gerekleyip gereklemediini saptaynz. 3. ekil 10.4te verilen devre iin ikinci aamada gereklenen devrenin yardmyla gerekli deiiklikleri yapp devrenizin klarn LEDlere baladktan sonra devrenizin gerekledii fonksiyonu belirleyiniz. 4. 74194 tmdevresini deney setine yerletirip besleme ve toprak balantlarn yapnz. Tmdevrenin clear, S0, S1, kontrol girilerini, A, B, C ve D paralel girilerini ve SRin ve SLin seri girilerini lojik anahtarlardan alp CLK giriini debounce pushbuttondan alnz. Tmdevrenin klarn LEDlere balayp Tablo 10.1de verilen zaman diyagramn doldurunuz. Tablo 10.1 : telemeli yazc zaman diyagram
CLK S0 S1 CLEAR SRin SLin A B C D QA QB QC QD
66
5. ekil 10.6da verilen devreyi deney setine kurunuz. Devrede bulunan btn tmdevrelerin besleme ve toprak balantlarn yapnz. CLK saat iaretini 1Hzlik TTL darbe reticisinden ve A / Y kontrol giriini, yazclarn paralel girilerini lojik anahtarlardan alnz. Yazclarn klarn LEDlere balayarak seri veri aktarm ilemini gerekletiriniz. 10.4 Raporda stenenler 1. Saysal sistemlerde paralel ve seri olarak veri iletim ilemlerini, alma hz ve donanm karmakl alarndan karlatrnz. 2. ekil 10.3te verilen devrede balang durumunu 0000 olarak alp veri girii iin 11010 dizisi (ilk olarak 0) uygulandnda D bellek elemanlarnn klarn zaman diyagram izerek gsteriniz. 3. ekil 10.4te verilen Johnson saycs, JK bellek elemanlar kullanlarak gereklendiinde devre karmaklnn deiip deimeyeceini devreyi tasarlamadan nedeni ile aklaynz. 4. ekil 10.6da verilen devre kullanlarak 4 adet saat darbesinden sonra A yazcsna girilen saynn 1e tmleyenini B yazcsna yerletiren devreyi tasarlaynz. Bunun yannda A yazcsna girilen saynn 2ye tmleyen karln en dk anlaml bitinden balayarak 4 bitini B yazcsnda ve en yksek anlaml bitini D bellek elemannda saklayan devreyi tasarlaynz. Malzeme Listesi 1 adet 7400 NAND kap tmdevresi 2 adet 7474 D bellek eleman tmdevresi 1 adet 74161 senkron sayc tmdevresi 2 adet 74194 telemeli yazc tmdevresi
67
KAYNAKLAR 1. Ahmet Derviolu, Lojik Devreler Ders Notlar, Alternatif Yaynclk. 2. Arthur D. Friedman ve Premachandran R. Menon, Theory & Design of Switching Circuits, Pitman Publishing Limited, 1975. 3. Barry Wilkinson, Digital System Design, Prentice-Hall International, Inc., 1987. 4. Hakan Kuntman, Ali Toker ve Sadri zcan, Saysal Elektronik Devreleri, Birsen Yaynevi, 2000. 5. Milos D. Ercegovac ve Tomas Lang, Digital Systems and Hardware/Firmware Algorithms, Wiley International Edition, 1985. 6. M. Morris Mano, Digital Logic and Computer Design, Prentice-Hall Inc. 1979. 7. Richard F. Tinder, Digital Engineering Design, Prentice-Hall International, Inc., 1991.
68

Lojik Kapı Ve Devreler

Uploaded by

Document Information

Original Title

Copyright

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Lojik Kapı Ve Devreler

Uploaded by

Copyright:

GR LOJK KAPILARIN GEREKLENMES 0.

ekil 0.2 : ki kutuplu tranzistorn bir anahtar eleman olarak davran 3

ekil 1.4 : Ykl alma karakteristiinin kartlmas iin kurulacak devre

ekil 2.2 : Fonksiyonu belirlenecek kombinezonsal devre 17

Tablo 2.2 : ekil 2.2de verilen devrenin doruluk tablosu

ekil 3.3 : Tasarlanmas istenen kutu devreyi ieren kombinezonsal devre

ekil 5.2 : Tam toplayc doruluk tablosu ve devresi

1, eer Ai = Bi 0, aksi halde

i = 0, 1, 2, ..., (n-1) i = 0, 1, 2, ..., (n-1)

ekil 6.7 : a) Ykselen kenar tetiklemeli J-K bellek eleman b) Sembol 41

Tablo 6.3 : Ykselen kenar tetiklemeli D bellek eleman doruluk tablosu

Tablo 6.4 : Den kenar tetiklemeli JK bellek eleman doruluk tablosu

Tablo 6.5 : XY bellek elemannn doruluk tablosu

ekil 8.1 : bitlik ift elenik reticisi durum diyagram 53

ekil 9.2 : 4-bitlik asenkron ileri saycnn zaman diyagram

ekil 10.3 : telemeli yazc

ekil 10.4 : Johnson saycs

You might also like